quartus錯誤:
1:Error (10170): Verilog HDL syntax error at add_and_counter.v(1) near text “_counter”; expecting “;”
解決方法：要保持工程名和文件名一致,。
2.Error (10028): Can’t resolve multiple constant drivers for net “ca_out_flag” at CA_code_gen.v(65)
問題：不能在兩個以上always內(nèi)對同一變量賦值
解決方法：將另外一個always語句里的變量移到另一個always中去,，使用同一個always。
相關(guān)鏈接：http://blog.csdn.net/jiaou1/article/details/46127865
3.Error (10158): Verilog HDL Module Declaration error at clkseg.v(1): port “XXXX” is not declared as port
問題：沒有定義端口,，沒有input 端口
解決方法：在程序前面定義端口
4.Error (10278): Verilog HDL Port Declaration error at add_and_counter.v(12): input port “b” cannot be declared with type “<a variable data type, e.g. reg>”
問題：如圖一在輸入端,，定義了input b,，但是又定義了reg b,，輸入不能是reg型的,，所以不能采用這種方式定義輸入的位寬，應(yīng)該用圖二,。

圖一 圖二

解決方法：重新將仿真文件添加到quartus中去,，重新編譯,，重新仿真,注意文件名沒有.v
6. Error (10149): Verilog HDL Declaration error at B1C.v(9): identifier “address_a” is already declared in the present scope
問題: address_a重復(fù)定義了
解決方法:刪掉一個定義就可以了
7. (1) Error (10170): Verilog HDL syntax error at LED_test.v(3) near text “input”; expecting “;”
解決方法：module LED_test()后面要加分號,，即module LED_test(),；
(2) Error (10170): Verilog HDL syntax error at dpram_test.v(17) near text “else”; expecting “end”
解決方法:在對應(yīng)模塊找“；”,，多一個,；或者少一個；,。
8. 問題：

解決方法如下：重新在quartus中添加modelism的安裝路徑

9.Error (10200): ****Verilog HDL Conditional Statement error at key_led.v(64): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct
解決方法：
在使用多個if并列語句時,，應(yīng)該采用begin…end來區(qū)分，如下圖的例子,，圖一就是導(dǎo)致這種錯誤的原因,，而圖二是解決辦法。

圖一 圖二
10. Error (10149): Verilog HDL Declaration error at fsm.v(14): identifier “check_X” is already declared in the present scope
問題：在使用parameter定義多個參數(shù)時,，沒有用,，將各個參數(shù)分開，而是用,；分開,，所以出錯。
解決方法：將分號改為逗號,，但最后一個參數(shù)要用分號,。
11.問題：modelism仿真中，沒有錯誤也沒有波形,，連stop都沒有,。
解決方法：查看下是否在setting中加載了.vt文件。一般都是因為沒有加載.vt文件導(dǎo)致的,，如果有,，重新加載下或者重新生成個.vt文件，重新加載,。
12. Error (10231): Verilog HDL error at RS232.v(44): value cannot be assigned to input “baud_set”,。
問題：對輸入進行賦值，將輸入當(dāng)成了reg型
解決方法：不能對輸入進行賦值,，可以在輸入后面加一個寄存器,，改變寄存器的賦值。
13. Error (12153): Can’t elaborate top-level user hierarchy
問題：將輸出端口定義為reg型,，但是并沒有將其初始化,，而是直接輸出。
eg：output reg uart_state;

圖一就是出錯的原因,，圖二是解決辦法,。
14.復(fù)位時,，只能有一個條件完成，不能同時多個條件復(fù)位,，多余的條件只能采用else if完成,。相關(guān)鏈接：
https://www./support/support-resources/knowledge-base/solutions/rd06242003_6128.html
eg：圖一是錯誤的設(shè)計方式，圖二是正確的

圖一 圖二
15. Error (12007): Top-level design entity “acq_test” is undefined
問題：頂層模塊的module名沒有和工程名同名
解決方法：把頂層模塊 module名改成和工程名同名
16. Error (10663): Verilog HDL Port Connection error at dpram_test.v(30): output or inout port “q” must be connected to a structural net expression.
問題:在調(diào)用IP核時,，沒有將連接輸出端q的值定義wire型
解決方法：把q對應(yīng)的連接值定義為wire型
17：QuartusII安裝后沒有代碼的自動補全功能

18. Error (10228): Verilog HDL error at rom_top.v(1): module “rom_top” cannot be declared more than once
問題：在文件夾里多了這個文件,，所以系統(tǒng)不知道編譯哪個
解決方法：刪掉多余的文件即可
19.Warning: Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details
解決方法：top層有些管腳沒有綁定到FPGA管腳上，打開綁管腳界面,，仔細看看
或者解決查看問題的步驟如下圖：

鏈接如下：http://www./408804.html
還有一些常見的警告：http://bbs.elecfans.com/jishu_218429_1_1.html
20. Error (10149): Verilog HDL Declaration error at key_led_top.v(16): identifier “send” is already declared in the present scope
問題:send重復(fù)定義,是由于圖一中的例化模塊中的名稱與我定義的連線重復(fù)了,，改成圖二即可。若將輸出的結(jié)果同時作為其他幾個相同模塊的輸入,，直接連線,。

圖一 圖二
21.Error(15065)：Clock input port inclk[0] of PLL “ip_pll:ip_pll_inst|altpll:altpll_component|ip_pll_altpll:auto_generated|pll1” must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block
Info (15024): Input port INCLK[0] of node “ip_pll:ip_pll_inst|altpll:altpll_component|ip_pll_altpll:auto_generated|pll1” is not connected
問題：使用pll時，輸入端clk和module的clk不匹配
22. Quartus版本不同引起ip核出錯的錯誤

解決方法：將對應(yīng)的ip核的.qip文件刪掉,，然后再重新編譯生成一個新的.qip文件即可,。
具體見網(wǎng)址：https://blog.csdn.net/qq_39696716/article/details/88765383
23. Error (176310): Can’t place multiple pins assigned to pin location Pin_F16 (IOPAD_X53_Y21_N14)
解決方法:assignments->device->device and pin options->dual-purpose pins里面把nCEO設(shè)置成use as regular i/o就可以了
具體見網(wǎng)址：https://blog.csdn.net/qq_39696716/article/details/89107663
24. Error (12006): Node instance “uart_speed_tx” instantiates undefined entity “uart_speed_select”
問題：沒有把文件添加到工程里，導(dǎo)致調(diào)用不到,，雙擊工程里的file可以添加文件
25. Error (10170): Verilog HDL syntax error at rd_fifo_inst.v(1) near text “(”; expecting “;”
問題：將例化文件添加到file里了,，刪掉就可以了
26.
27. Error (13076): The pin “pre_syn.bp.gpmc_inst_mcu_rdata_0_” has multiple drivers due to the non-tri-state driver “channel:channel_generate[4].channel_1|mcu_rdata[0]”
問題：同一根線被多根線驅(qū)動，所以換成其他線就可以了
modelism仿真錯誤:

1. Error: F:/xiaomeige/pause_key/rtl/key_test.v(24): (vlog-2730) Undefined variable: ‘count_flag’.
   問題：寄存器沒有定義
   解決：在quartus中可以先使用寄存器,，然后再定義,，但是在modelism中，必須先定義再使用,。所以為了避免這種錯誤,，一定要定義寄存器在使用的前面。
   2.調(diào)用模塊時,，在寫例化文件,，一定要注意每個端口位數(shù)是不是保持一致。否則會出現(xiàn)下面的問題：

從例化文件可以看出：a_t是和a連接的,，但是仿真結(jié)果中可以看出,，由于a_t是8位，而a是一位,，所以從a_t傳數(shù)據(jù)到a會出錯,。
3. Error: C:/Users/DELL/Desktop/ask/prj/ask.v(26): (vopt-2912) Port ‘clk’ not found in module ‘signal_gen’ (1st connection).
問題:
解決方法：input端的clk和模塊里用到的時鐘名稱不一樣，改成一致就可以了,。
4. Error: C:/Users/DELL/Desktop/new_test/uart_bte_rx_tb.v(46): Module ‘uart_tx’ is not defined.
問題：modelism沒有加載到例化的模塊“uart_tx”
解決方法：關(guān)閉modelism,，重新打開即可。
5.modelism仿真中，出現(xiàn)下面的情況：#Error loading design上面的錯誤是沒有找到激勵文件