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英特爾CEO基辛格曾經(jīng)表示，希望在2025年英特爾能夠重返產(chǎn)品領(lǐng)導(dǎo)者的地位,，而就在上個月,，英特爾在活動上正式透露了2025年目標(biāo)計劃，包括未來5代工藝制程節(jié)點(diǎn)線路圖,，通過彪悍的戰(zhàn)略意圖超越所有競爭對手,，順帶還重新定義命名規(guī)則。 如同80486到奔騰,，從奔騰到酷睿,，每一次英特爾重大改名決策背后，幾乎都會帶來一段強(qiáng)勁的技術(shù)飛躍,。這一次,，就讓我們抽點(diǎn)時間，聊聊英特爾的2025路線圖應(yīng)該怎么理解,。
先說結(jié)論 如果你想簡單了解整件事情,，那么下面的表格應(yīng)該可以幫助你最簡單了解英特爾的時間節(jié)點(diǎn)。與往常一樣,，英特爾的技術(shù)用于生產(chǎn)和零售之間是有區(qū)別的,。例如每個工藝節(jié)點(diǎn)可能存在數(shù)年，新的工藝與是否投入到實際產(chǎn)品中仍然要看市場運(yùn)營狀況,，這里你可以理解為AMD再加把勁,，讓英特爾的牙膏擠猛一點(diǎn)。 回顧今年早些時候基辛格給出的IDM2.0戰(zhàn)略，你可以理解在戰(zhàn)略中一共3個要素,，分別是：
可以看到第一點(diǎn)和第三點(diǎn)英特爾都在著重強(qiáng)調(diào)如何貫徹自己的工藝節(jié)點(diǎn)開發(fā)節(jié)奏,，基辛格在近期的2021第三季度財報前瞻電話會議中曾表示，目前英特爾每天生產(chǎn)的10nm晶圓已經(jīng)超過14nm,，這標(biāo)志著英特爾已經(jīng)實現(xiàn)了向10nm工藝制程的轉(zhuǎn)變,。同時在今年6月份，英特爾還表示下一代10nm產(chǎn)品還需要額外的驗證時間,，以簡化2022年在企業(yè)級產(chǎn)品上的部署,。 （手機(jī)橫屏觀看更佳）
仍然需要注意，雖然英特爾一直在強(qiáng)調(diào)10nm工藝制程與對等產(chǎn)品的優(yōu)越性,，但臺積電7nm和5nm的設(shè)計在事實上已經(jīng)超過了英特爾量產(chǎn)芯片的晶體管密程度,，并在出貨量上超越了英特爾，這也是為什么基辛格全力推動英特爾內(nèi)部全面改革,，并獲得董事會支持的動力所在,。
Pat Gelsinger 因此這一次路線圖的公布就變得非常重要了，這將代表著英特爾未來4年的戰(zhàn)略節(jié)奏,，或者調(diào)侃一點(diǎn)說是擠牙膏的進(jìn)度,。從整體上來看，英特爾正在積極改進(jìn)新品提升進(jìn)度,，以及讓技術(shù)之間更為模塊化匹配更為成熟,。 在IDM 2.0戰(zhàn)略中推動整套技術(shù)發(fā)展的實操人是去年被任命為英特爾技術(shù)與制造總經(jīng)理安凱樂（Ann B. Kelleher），這個部門在2020年7月份成立,，專注純粹的技術(shù)開發(fā),，安凱樂本人在英特爾已經(jīng)擔(dān)任了26年工程師，先后管理過Fab 24（愛爾蘭）,，F(xiàn)ab 12（美國亞利桑那）,，F(xiàn)ab 11X（美國新墨西哥州），以及在英特爾總部擔(dān)任過制造與運(yùn)營部門總經(jīng)理,。
Ann B. Kelleher 在會議上,，安凱樂博士表示，已經(jīng)在供應(yīng)商,、生態(tài)系統(tǒng)學(xué)習(xí),、組織架構(gòu),、模塊化設(shè)計策略、應(yīng)急計劃上做出了重大改變,，同時技術(shù)團(tuán)隊也將以更精簡的方式運(yùn)行,。英特爾將重返技術(shù)領(lǐng)先地位目標(biāo)定義為“每瓦性能指標(biāo)”表現(xiàn)，也意味著芯片的峰值性能仍然是英特爾發(fā)展戰(zhàn)略重要計劃的一部分,。
Fab 11X 接下來,，開始我們的長篇大論。
英特爾工藝制程新命名：重新定義有多小 英特爾重新命名工藝制程名稱目的是更好的符合現(xiàn)在的行業(yè)命名方式,，顯然在營銷手段上,，打不過對方耍流氓，最有效的方式就是加入對方,，并在其中依靠業(yè)界領(lǐng)導(dǎo)能力重塑業(yè)界規(guī)則,，這一點(diǎn)英特爾是相當(dāng)有魄力的。 其實在大眾認(rèn)知中,，英特爾10nm技術(shù)等同于臺積電7nm已經(jīng)不再陌生,，2D平面轉(zhuǎn)向3D FinFET的時候，數(shù)字表達(dá)和物理情況之間再無直接關(guān)聯(lián),，在三星帶頭下淪為營銷工具,，這樣的混亂已經(jīng)持續(xù)了五年之久。 現(xiàn)在我們先把英特爾公布的線路圖放出來：
2020年,，英特爾10nm SuperFin,。應(yīng)用于Tiger Lake和Xe-LP獨(dú)立顯卡解決方案SG1和DG1，名稱保持不變,。 2021年下半年，Intel 7,。應(yīng)用于Alder Lake和Sapphire Rapids至強(qiáng)可擴(kuò)展處理器,，以前被稱為10nm Enhanced Super Fin，相當(dāng)于10nm制程的晶體管優(yōu)化產(chǎn)品,，每瓦性能相對10nm SuperFin提升10%到15%,。其中Alder Lake已經(jīng)開始批量試產(chǎn)，也就是我們所期待的即將翻盤的12代酷睿,。同時在GPU方面,，英特爾Xe-HP也劃入Intel 7的范疇中。 2022年下半年,，Intel 4,。在此之前被稱為Intel 7nm，應(yīng)用于Meteor Lake和下下一代至強(qiáng)可擴(kuò)展處理器,，目前正在實驗室測試階段,。英特爾預(yù)計每瓦性能能夠比上一代提升20%,。Intel 4主要會在后端制程（BEOL）中使用更多的極紫外光刻（EUV）。 2023年下半年,，Intel 3,。此前稱為Intel 7nm+，將增加EUV和高密度庫（High Density Libraries）的使用,。這里英特爾新模塊化戰(zhàn)略將會起到作用,，例如Intel 3和Intel 4制程將共享一些特性。相對Intel 4,，Intel 3每瓦能夠提升約18%,。 2024年，Intel 20A,。從這里開始就是英特爾制程的轉(zhuǎn)折點(diǎn),，A代表埃米?ngstr?m，10?等于1nm,，在此之前被稱為Intel 5nm,。由于英特爾在這個時間點(diǎn)將從FinFET轉(zhuǎn)向RibbonFET，即環(huán)繞柵極晶體管設(shè)計（GAAFET）方向,，原來的5nm稱呼其實是不準(zhǔn)確的,。與此同時，英特爾還在這一代工藝上使用PowerVia技術(shù),，將供電模塊與計算模塊盡可能分離,，確保信號不受到干擾 2025年，Intel 18A,。無論是技術(shù)溝通會議,，還是ChinaJoy2021現(xiàn)場英特爾產(chǎn)品總監(jiān)的分享，分享細(xì)節(jié)基本到Intel 20A就結(jié)束了,，但實際上在2025年之后英特爾工藝制程還將邁入Intel 18A,。這里將使用ASML最新的EUV光刻機(jī)High-NA，能夠進(jìn)行更精確的光刻操作,。英特爾表示他們已經(jīng)成為ASML在High-NA方面的主要合作伙伴,，現(xiàn)在已經(jīng)開始測試第一臺High-NA模型。 如果我們把上述的資料進(jìn)行簡略整理,，能夠看到一個很清晰的思路：
仍然需要注意的是,，上面的時間節(jié)點(diǎn)只代表工藝節(jié)點(diǎn)可能準(zhǔn)備就緒的時間，實際產(chǎn)品發(fā)布仍然會有變數(shù),。例如采用Intel 7工藝的Alder Lake是今年到明年初CES上市,，而Sapphire Rapids則可能會到2022年。
為什么要給制程工藝重新命名,？ 這可能是大多數(shù)玩家最關(guān)心的一點(diǎn),。無論是英特爾還是對手三星,、臺積電，用更小的工藝密度名稱來展現(xiàn)產(chǎn)品競爭力仍然是主流做法,，如果英特爾使用類似臺積電,、三星奔放的工藝制程命名規(guī)則，可能實際操作中市場部仍然需要表達(dá)在同等制程稱呼下,，英特爾的晶體管密度仍然高很多,。
因此切換命名賽道可能才是一個最理智的做派，并且也能很好表達(dá)在工藝節(jié)點(diǎn)沒有提升的情況下,，實際表現(xiàn)仍然有明顯的進(jìn)步,。以Intel 7為例，原來冗長的名稱為10nm Enhanced Super Fin,，相當(dāng)于10nm Super Fin的進(jìn)階產(chǎn)品,，聽起來似乎英特爾又在擠牙膏了。 實際上并非如此,，比如10nm到10nm Super Fin看似只加長了命名,，實際上使用了新的SuperMIM電容器設(shè)計，并帶來了1GHz以上的頻率提升,，因此10nm Super Fin到Intel 7之間也注定意味最終性能上的變化,。從目前的初步判斷來看，每一代工藝的進(jìn)步,，至少可以帶來5%到10%的每瓦性能提升,，變化很明顯。 事實上這套命名思路已經(jīng)被三星和臺積電玩的爐火純青,，例如三星會在8LPP節(jié)點(diǎn)設(shè)計的基礎(chǔ)上,，不斷的優(yōu)化，進(jìn)而衍生出6LPP,、5LPE和4LPE,，只有到3GAE的時候才會完成全新的技術(shù)迭代。同樣,，臺積電10nm、7nm實際上是16nm工藝的優(yōu)化設(shè)計,，屬于同一個工藝制程節(jié)點(diǎn)范圍內(nèi),。但如果看英特爾從Intel 7到Intel 3之間的發(fā)展，將會完成2個,，以更快的速度完成工藝迭代,，也就是英特爾重返巔峰的重要舉措之一。 說個題外話,，如果當(dāng)年英特爾將14nm+改名為13nm,，14nm++改名12nm,，在臺積電批量出貨5nm產(chǎn)品之前，也許英特爾的處境看起來似乎也沒什么太大的問題,。
ASML扮演關(guān)鍵角色 在英特爾的報告中,，我們會發(fā)現(xiàn)ASML無論在任何時間節(jié)點(diǎn)都變得非常關(guān)鍵。由于它是目前世界上唯一一家能夠給英特爾提供生產(chǎn)機(jī)器的公司,，英特爾也注定要在ASML上花費(fèi)大量的資金,，以及持續(xù)的技術(shù)投入。 在這個即將接近“上帝穹頂”的半導(dǎo)體工藝制程領(lǐng)域里,，指望一家獨(dú)大完全是異想天開,，早在2021年，英特爾,、三星,、臺積電都對ASML進(jìn)行了投資，目的就是加速EUV開發(fā),，同時將300mm晶圓遷移到4500mm晶圓上,。特別是英特爾的21億美元投資使他們獲得了ASML 10%的股份，并且英特爾也表示會持續(xù)投資直至增加到25%的占比,。 有趣的是,，ASML已經(jīng)在2021年達(dá)到了2680億美元，已經(jīng)超過了英特爾的市值,。
臺積電在2020年8月份的一個報告中顯示,，ASML的EUV光刻機(jī)中，有50%用于前沿工藝,，而直至現(xiàn)在英特爾還沒有任何產(chǎn)品使用EUV制造,，直至Intel 4中的后端制程（BEOL）才會加大力度。目前為止,，ASML仍然有50臺EUV光刻機(jī)延遲交付,，并計劃在2021年生產(chǎn)45到50臺EUV光刻機(jī)，2022年產(chǎn)量達(dá)到50-60臺,，每臺設(shè)備標(biāo)價1.5億美元,，安裝時間需要4到6個月。
ASML的缺貨也可能給促使英特爾選擇在Intel 4發(fā)力的原因,，但更重要的是,，ASML下一代EUV技術(shù)，即High-NA EUV將會成為英特爾的主要制造技術(shù)之一,。NA與EUV光刻機(jī)的數(shù)值孔徑相關(guān),，簡單的說是在EUV光束擊中晶圓之前，可以重新增強(qiáng)光束寬度,，擊中晶圓的光束越寬,，強(qiáng)度就越大,，刻畫出的電路則越準(zhǔn)確。 而如果依靠現(xiàn)在的工藝,，一般會使用一維或二維光刻特征的雙重圖案化,，亦或者四重圖案化來實現(xiàn)類似的效果，但會嚴(yán)重的降低產(chǎn)量,，而High-NA EUV則不會遇到這個問題,，顯然也更符合英特爾的預(yù)期。 如果一切順利,，英特爾可能會在2024年獲得第一臺High-NA EUV光刻機(jī),，并在隨后逐步增加，數(shù)量越多,，對英特爾的產(chǎn)量和優(yōu)勢也將越有利,。
翻盤技術(shù)點(diǎn)1：RibbonFET 擁有更好的光刻機(jī)是遠(yuǎn)遠(yuǎn)不夠的，芯片設(shè)計將會成為英特爾重返巔峰的另一個砝碼,。這里英特爾著重介紹了RibbonFET和PowerVias,。 在目前的普遍認(rèn)知中，常規(guī)FinFET一旦失去增長動力,，整個半導(dǎo)體制造行業(yè)會轉(zhuǎn)向GAAFET,，也就是Intel 20A中提到的環(huán)繞柵極晶體管設(shè)計（GAAFET）。為了便于大家理解,，英特爾將其命名為RibbonFET,。
RibbonFET的特點(diǎn)是擁有多層靈活寬度的晶體管以驅(qū)動電流。與FinFET依賴于源極/漏極的多個量化鰭片和多個鰭片軌跡的單元高度不同,，RibbonFET允許單個鰭片長度可變,，并且允許針對每個獨(dú)立單元進(jìn)行功率、性能,、面積優(yōu)化,，相當(dāng)于每一個單元的模塊都可以再定義電流，變化更為多樣性,。
資料來自三星 英特爾同樣也是GAAFET的推動者之一,，在RibbonFET的展示PPT中，可以看到同時使用了PMOS和NMOS器件,，看起來像4堆棧結(jié)構(gòu),。而堆棧越多，增加的工藝步驟也就會越繁瑣,。 不過與對手相比，英特爾的速度確實有些落后,。臺積電計劃在2nm制程上過度到GAAFET,，時間節(jié)點(diǎn)為2023年之后,，三星則計劃在3GAP制程上部署更多產(chǎn)品，時間節(jié)點(diǎn)同樣為2023年,。而英特爾的RibbonFET需要2024年上半年才會付諸實踐,，并且實際產(chǎn)品還需要再往后延期一段時間。
翻盤技術(shù)點(diǎn)2：PowerVias PowerVias是Intel 20A另一個重要設(shè)計之一,。 現(xiàn)代電路設(shè)計是從晶體管層M0開始,，向上不斷疊加大尺寸額外金屬層，以解決晶體管和處理器緩存,、計算單元等各個部分之間的布線問題,。高性能處理器通常有10到20層金屬層，最外層晶體管負(fù)責(zé)外部通訊,。 而在PowerVias中,，晶體管被放置于設(shè)計中間，晶體管一側(cè)放置通訊線,，允許芯片之間各個部分進(jìn)行通訊,，所有電源相關(guān)的設(shè)計放在另一側(cè)，更確切的說,，是晶體管背面,，也就是我們常說的背面供電。
從整體來看,，電源部分與通訊部分分開可以簡化很多不必要的麻煩,，比如電源供電導(dǎo)致信號干擾。另一方面按,，更近的通訊距離能夠降低能量損耗,，運(yùn)行方式更為高效。 當(dāng)然,，背面供電也并非十全十美,，它對設(shè)計和制造都提出了更高的要求，例如在設(shè)計制造晶體管的時候,，就必須更早的發(fā)現(xiàn)設(shè)計和制造缺陷,，而不是現(xiàn)在可以供電與晶體管設(shè)計交替進(jìn)行。同時由于供電部分的翻轉(zhuǎn)意味著實際發(fā)熱的時候,，需要考慮熱量對信號的影響等等,。 不過背面供電技術(shù)在行業(yè)內(nèi)其實被提出很多年，ARM和IMEC在2019年聯(lián)合宣布在3nm工藝的ARM Cortex-A53實現(xiàn)類似的技術(shù),，特別是在現(xiàn)在設(shè)計下,，工藝節(jié)點(diǎn)提升開始難以換來對等的高性能，改變設(shè)計思路無疑是合理的解決方案。
下一代封裝：EMIB和Foveros 除了工藝節(jié)點(diǎn),，英特爾還需要推進(jìn)下一代封裝技術(shù),。高性能芯片需求再加上困難的工藝節(jié)點(diǎn)開發(fā)，都使得處理器不再是單一的硅片,，而是無數(shù)更小的芯片,、模塊組合在一起，因此就需要更好的封裝和橋接技術(shù),。英特爾EMIB和Foveros就是其中的兩個,。 EMIB：嵌入式多芯片互聯(lián)橋接 橋接技術(shù)最早給2D平面芯片橋接設(shè)計的。通常而言,，兩個芯片之間的相互通訊最簡單的方法是穿過基板形成數(shù)據(jù)通路,。基板是由絕緣材料層組成的印刷電路,，其中散布著蝕刻軌道和金屬跡線,。根據(jù)基板的質(zhì)量、物理協(xié)議和使用標(biāo)準(zhǔn),，可以得出傳輸數(shù)據(jù)時達(dá)到電力,、帶寬損耗等等，這是最便宜的選擇,。 基板的進(jìn)階形式是,，兩個芯片通過一個中介層橋接。中介層通常是一大塊硅片,，面積足以讓兩個芯片貼合,。類似于插座一般，硅片對應(yīng)不同芯片會提供相應(yīng)的接口,，并且由于數(shù)據(jù)從硅片移動到硅片,，功率損失要比基板小得多，帶寬也更高,，缺點(diǎn)是作為中介層的硅片也需要額外制造,，制程通常在65nm以上，并且所涉及的芯片要足夠小,，否則成本降不下來,。 英特爾EMIB則正好是中介層硅片以及基板的融合體。英特爾沒有使用大型的中介層,，而是用小硅片將其嵌入到基板中,，從而變成具備插口的橋接器，這使得橋接性能不會受到硅片成本過大,，以及基板效率過低的影響,。
但EMIB嵌入基板其實并不容易，英特爾已經(jīng)給為此花費(fèi)了數(shù)年時間和資金完善這項技術(shù)，并且橋接過程中必然會存在良品率的問題,，即使每個芯片橋接都能達(dá)到99%的林頻率,，一旦多個芯片同時橋接，則會下降到87%,。 目前已經(jīng)投放市場的EMIB技術(shù)有幾款產(chǎn)品，包括Stratix FPGA 和 Agilex FPGA 系列,，以及前段時間在消費(fèi)端火熱的Kaby Lake-G,，將英特爾CPU和AMD GPU融合。接下來英特爾還計劃在超級計算機(jī)圖形處理器Ponte Vecchio,、下一代至強(qiáng)Sapphire Rapids,，2023年消費(fèi)級處理器Meteor Lake，以及GPU相關(guān)芯片使用這項技術(shù),。 在EMIB線路圖上,，英特爾計劃在未來幾年內(nèi)繼續(xù)縮小EMIB的觸點(diǎn)間距，以獲得更多的連接性能,。2017年發(fā)布的第一代EMIB觸點(diǎn)間距為55微米,，第二代EMIB將達(dá)到45微米，第三代EMIB則可能達(dá)到35微米,。
Foveros：真正的疊疊樂 在2019年,，英特爾在Lakefield上第一次使用了Foveros芯片到芯片的堆疊技術(shù)，雖然Lakefield這款低功耗移動處理器已經(jīng)停售,，但是芯片到芯片堆疊技術(shù)開始陸續(xù)在其他產(chǎn)品中推廣開來,。在很大程度上，芯片堆疊與EMIB部分中介層技術(shù)相似,，所不同的是頂部的內(nèi)插器,、基片需要上一層芯片的完整有源供電。例如Lakefield處理器部分使用的是10nm制程,，但諸如PCIe通道,、USB接口、安全性以及IO相關(guān)則通過22FFL低功耗制程連接,。
雖然這仍然屬于EMIB技術(shù)的2D縮放范疇,，但實際上這個操作已經(jīng)完成了完整的3D堆疊，并且功率損失更小,，連接性更好,，第一代Foveros觸點(diǎn)間距為50微米，而第二代Foveros則可以做到36微米觸點(diǎn)間距,，連接密度增加一倍,，最快會在消費(fèi)級處理器Meteor Lake用上。 如果你聽說過英特爾封裝技術(shù)，縮寫ODI,，即Omni-Directional Interconnect可能聽說過,，這是一個允許使用懸臂硅的封裝技術(shù)名稱，在Foveros上變成了第三代Foveros Omni,。
Foveros Omni使得原本第一代Foveros的頂部芯片尺寸限制被取消,，可以允許每層多個尺寸芯片疊加。因為Foveros Omni允許銅柱通過基板一直延伸到供電部分,，因此解決了大功率硅通孔（TSV）在信號中造成局部干擾的窘境,。此時Foveros Omni觸點(diǎn)間距降低到25微米。如果一切順利,，F(xiàn)overos Omni將會在2023年為批量生產(chǎn)做好準(zhǔn)備,。
緊接著第四代Foveros Direct能夠?qū)⒂|點(diǎn)間距降到的10微米，密度是Foveros Omni的六倍,，并且使用全銅連接,，擁有更低的功耗和電阻，推出的時間也在2023年,，與Foveros Omni同步,，以應(yīng)對不同成本和情況的解決方案。
寫在最后：性能突破終有時 英特爾給我們描繪了一個2025年的芯片制造的宏偉藍(lán)圖,，而推動龐大計劃背后可能會有數(shù)百家供應(yīng)商與客戶的談判,，而為了推進(jìn)這項計劃，英特爾也不惜重金聘請以往在英特爾就職的專家和研究人員,，進(jìn)而推進(jìn)當(dāng)前的研究進(jìn)度,。 如果想從每瓦功率上有所突破，唯有不斷的將工藝,、封裝,、設(shè)計向前推進(jìn)，同時考慮到客戶和市場的實際需求,，做到多方面平衡相當(dāng)不容易,，但至少，我們看到了英特爾對重返巔峰充滿決心,。
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