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2.半導(dǎo)體和AI領(lǐng)域的三大創(chuàng)新 【灣芯展推薦】本文涉及的相關(guān)企業(yè) 5.SCREEN株式會(huì)社（SCREEN Holdings）先進(jìn)晶圓工藝廠商仍在竭盡全力縮小每一nm尺寸,，以繼續(xù)縮小芯片的電路尺寸,，但有一項(xiàng)涉及更大尺寸（數(shù)百或數(shù)千nm）的技術(shù)在未來五年內(nèi)可能跟先進(jìn)工藝同樣重要，那就是稱為混合鍵合（Hybrid Bonding）的3D芯片封裝技術(shù),。3D 集成是實(shí)現(xiàn)多芯片異構(gòu)集成解決方案的關(guān)鍵技術(shù),，是業(yè)界對(duì)系統(tǒng)級(jí)功率、性能,、面積和成本（PPAC）不斷提高之需求的回應(yīng),。從封裝級(jí)到晶體管級(jí)，3D 堆疊概念已經(jīng)被引入到電子系統(tǒng)層次結(jié)構(gòu)的不同級(jí)別,，多年來已經(jīng)開發(fā)出各種各樣的 3D 互連技術(shù),，涵蓋了多種互連間距（從毫米到小于100nm），以滿足不同的應(yīng)用需求,。圖一展示出這種“3D互連”發(fā)展線路圖,。每種互聯(lián)技術(shù)都會(huì)隨著時(shí)間的推移逐漸縮小互連間距。在這個(gè)技術(shù)線路圖譜的末端,，我們發(fā)現(xiàn)3D IC混合鍵合有望實(shí)現(xiàn)最高的互連密度和最小的互連寄生效應(yīng),。這種“混合鍵合”包括Cu-Cu 及電介質(zhì)-電介質(zhì)的互聯(lián)，有可能實(shí)現(xiàn)非常精細(xì)的間距縮放。 圖一：imec的3D 互連技術(shù)發(fā)展線路圖
 圖二：imec混合鍵合工藝示意圖,。
1. 混合鍵合始于兩個(gè)晶圓或一個(gè)芯片和一個(gè)晶圓彼此面對(duì),。配合面覆蓋有氧化物絕緣層和略微凹陷的銅墊，銅墊與芯片的互連層相連,。2. 晶圓被壓在一起,，在氧化物之間形成初始鍵合。3. 然后慢慢加熱堆疊的晶圓,，使氧化物牢固連接,，并使銅膨脹以形成電連接。A. 為了形成更牢固的鍵合,，工程師們正在壓平最后幾納米的氧化物,。即使是輕微的凸起或翹曲也會(huì)破壞密集的連接。B. 銅必須從氧化物表面凹陷到恰到好處的程度,。太多,，就無法形成連接。太少,，就會(huì)把晶圓推開,。研究人員正在研究如何將銅的水平控制到單個(gè)原子層。C. 晶圓之間的初始連接是弱氫鍵,。退火后,，連接變成強(qiáng)共價(jià)鍵[下圖]。研究人員預(yù)計(jì),，使用不同類型的表面,，如碳氮化硅,，它有更多位置可以形成化學(xué)鍵,，這將使晶圓之間的連接更牢固。D. 混合鍵合的最后一步可能需要數(shù)小時(shí),，并且需要高溫,。研究人員希望降低溫度并縮短工藝時(shí)間。E. 雖然兩個(gè)晶圓上的銅壓在一起形成電連接,，但金屬的晶粒邊界通常不會(huì)從一側(cè)跨越到另一側(cè),。研究人員正試圖使大的單晶銅晶粒跨越邊界形成,，以提高電導(dǎo)率和穩(wěn)定性,。二、半導(dǎo)體和AI領(lǐng)域的三大創(chuàng)新 來源：IEDM
1. 利用混合鍵合實(shí)現(xiàn)互連擴(kuò)展：1) 用于芯片互連的先進(jìn)混合鍵合技術(shù)的顯微照片,。 2) 微觀尺度的鍵合界面,，標(biāo)有鍵合界面、頂焊盤和底焊盤的尺寸（例如 3 μm、1 μm）,。 3) 這項(xiàng)創(chuàng)新專注于實(shí)現(xiàn)芯片之間更高效,、更密集的連接。 1) 說明內(nèi)存層次結(jié)構(gòu)和集成策略的金字塔圖,。 2) 基礎(chǔ)是 SSD 存儲(chǔ),，容量大但速度和能效較低。 3) 向上發(fā)展：持久內(nèi)存,、DRAM 系統(tǒng)主內(nèi)存,、HBM（高帶寬內(nèi)存）和 SRAM 緩存，以實(shí)現(xiàn)最高性能和能源效率,。 4) 該圖突出顯示了內(nèi)存開發(fā)的趨勢(shì)：容量更高,、成本更低、每比特能量更高,。 1) 右側(cè)面板展示了 Cerebras WSE-2 芯片的視覺表示,，凸顯了其龐大的規(guī)模： ? 2.6 萬億個(gè)晶體管 ? 46,225 平方毫米硅 2) 這代表了系統(tǒng)級(jí)可擴(kuò)展性的飛躍，強(qiáng)調(diào)大規(guī)模芯片設(shè)計(jì)以實(shí)現(xiàn)高性能,。 這些創(chuàng)新重點(diǎn)在于提高系統(tǒng)級(jí)功率和性能,、模塊化、可擴(kuò)展性和成本效率,。這些進(jìn)步對(duì)于下一代計(jì)算系統(tǒng)至關(guān)重要,。 來源：SEMI VISION
近年來，特別是在使用硅中介層的情況下,，已采用了一種稱為“微凸起（MicroBump）”的技術(shù),，該技術(shù)的特點(diǎn)是焊球直徑極小。但是,，即使采用這種方法,，仍存在以下問題：1. 間距限制：只要使用凸塊，焊料在受到溫度（和壓力）時(shí)就會(huì)膨脹,，因此很難實(shí)現(xiàn)小于 10 μm 的間距（凸塊之間的間隔）,。2. 電阻：凸塊基本上由焊料組成（最近，通常使用錫,、銅和銀的合金代替鉛,，盡管成分因應(yīng)用而異）。由于優(yōu)先考慮可靠的連接,，凸塊通常表現(xiàn)出較高的電阻,。3. 信號(hào)路由：由于信號(hào)通過凸塊本質(zhì)上被視為離開芯片，因此即使不涉及完整的 PHY,，也需要輸出電路 (Fan Out),。這會(huì)導(dǎo)致通信期間的功耗增加,，并且延遲會(huì)略有增加。 來源：SEMI VISION
混合鍵合不同于目前封裝領(lǐng)域主流的Bump（焊料凸塊）鍵合,，混合鍵合通過金屬（例如銅）和氧化物鍵合來連接芯片，其主要優(yōu)勢(shì)在于減小凸塊間距和接觸間距,，從而增加相同面積內(nèi)的連接密度,，進(jìn)而實(shí)現(xiàn)更快的傳輸速度并降低功耗。 來源：SEMI VISION
該方法直接連接兩個(gè)芯片（或一個(gè)芯片和一個(gè)封裝）,，而不依賴于凸塊,。然而，目前將芯片連接到封裝仍然具有挑戰(zhàn)性,，因此該技術(shù)主要限于芯片的 3D 堆疊,。混合鍵合的示例包括臺(tái)積電的 SoIC和英特爾的 Foveros Direct ,。與基于凸塊的連接相比,，該方法的優(yōu)勢(shì)對(duì)于實(shí)現(xiàn)更高的速度和更低的功耗是必不可少的： 來源：IEDM
1. 改進(jìn)的間距：由于焊料在粘合過程中不會(huì)膨脹，因此實(shí)現(xiàn)小于 10 μm 的間距是完全可行的,。2. 降低電阻：銅與銅之間的直接接觸最大限度地減少了過剩電阻,，從而降低了功耗和寄生電容引起的延遲。3. 扇出最小化：本質(zhì)上,，扇出是不必要的（盡管仍然包含最小的保護(hù)電路）,。混合鍵合目前主要有兩種形式：晶圓對(duì)晶圓（WoW）和芯片對(duì)晶圓 (CoW) 。WoW已經(jīng)在圖像傳感器芯片的封裝中得到大規(guī)模商用,，但應(yīng)用領(lǐng)域相對(duì)較窄,。CoW混合鍵合對(duì)高性能CPU和GPU廠商更有用，它允許芯片制造商堆疊不同大小的芯片,，并在將每個(gè)芯片綁定到另一個(gè)芯片之前對(duì)其進(jìn)行測(cè)試,，以確保不會(huì)因?yàn)橐粋€(gè)有缺陷的部件而導(dǎo)致昂貴的 CPU 失敗。但是,，CoW可以實(shí)現(xiàn)的連接密度低于晶圓對(duì)晶圓鍵合,。
對(duì)于高性能計(jì)算和AI應(yīng)用，CoW混合鍵合技術(shù)比WoW更為有用,。 來源：臺(tái)積電
在AI革命帶動(dòng)需求激增的背景下,，CoWoS（Chip-on-Wafer-on-Substrate）產(chǎn)能需求暴漲,，促使臺(tái)積電積極擴(kuò)大CoWoS產(chǎn)能。除了CoWoS,，臺(tái)積電還有另一項(xiàng)3D先進(jìn)封裝技術(shù)：SoIC（System-on-Integrated-Chips）,。SoIC是業(yè)界首個(gè)高密度3D芯片堆疊技術(shù),，可實(shí)現(xiàn)10nm及以下先進(jìn)節(jié)點(diǎn)的晶圓級(jí)鍵合。SoIC 提供兩種堆疊解決方案：SoIC-P（凸塊）和SoIC-X（無凸塊）,。1) SoIC-P是一種微凸塊堆疊解決方案,，專為移動(dòng)設(shè)備等成本敏感型應(yīng)用而設(shè)計(jì)。 2) 另一方面,，SoIC-X采用混合鍵合,，非常適合高性能計(jì)算 (HPC) 和 AI 應(yīng)用。  來源：英特爾
Foveros Direct 3D 是一項(xiàng)英特爾特有的先進(jìn)封裝技術(shù),，可將一個(gè)或多個(gè)芯片直接連接到有源基片，以創(chuàng)建復(fù)雜的系統(tǒng)模塊,?！爸苯印边B接是通過將單個(gè)芯片上的銅通孔熱壓粘合到晶圓上的銅通孔，甚至將整個(gè)晶圓直接堆疊在一起來實(shí)現(xiàn)的,。連接可以是“面對(duì)面”或“面對(duì)面”,，并且可以包含來自不同源代工廠的芯片或晶圓，從而在產(chǎn)品架構(gòu)方面提供更大的靈活性,。連接帶寬由銅通孔間距（以及由此產(chǎn)生的密度）決定,。第一代 Foveros Direct 3D 將使用間距為 9um 的銅鍵合，而第二代將把間距縮小到僅 3um,。來源：IEDM 1) 左側(cè)的圖像說明了不同類型的粘合問題： ? 不連接：完全無法連接。 ? 部分連接：不完整或有缺陷的鍵合,。 2) 這些納米級(jí)缺陷凸顯了在混合鍵合中實(shí)現(xiàn)一致可靠連接的難度,。 1) 右圖詳細(xì)說明了各種檢測(cè)技術(shù)的分辨能力： ? 對(duì)于納米級(jí)互連，納米 CT至關(guān)重要,，可提供低于 1 μm 的分辨率,。 ? 為了進(jìn)行更精細(xì)的檢查，需要使用TEM（透射電子顯微鏡）和FIB（聚焦離子束）等工具來實(shí)現(xiàn) 0.1 μm 以下或更小的分辨率,。 2) 宏觀 CT或微觀 CT等傳統(tǒng)技術(shù)不足以解決納米級(jí)特征,。 3. 測(cè)試和計(jì)量方面的挑戰(zhàn)：1) 納米級(jí)組裝缺陷和極端互連密度突破了傳統(tǒng)測(cè)試和缺陷計(jì)量方法的極限。 2) 及時(shí)檢測(cè)數(shù)據(jù)和問題對(duì)于保持發(fā)展速度和確?？煽拷M裝至關(guān)重要,。 來源：IEDM
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