時(shí)鐘分頻器件可產(chǎn)生主時(shí)鐘的多個(gè)副本，并將它們分配給多個(gè)集成電路,。時(shí)鐘分頻器件的輸入為單端或差分時(shí)鐘信號(hào),，輸出為經(jīng)過分頻或延遲的多個(gè)單端或差分時(shí)鐘信號(hào)。

通常使用一個(gè)低相位噪聲晶體振蕩器(XO)來驅(qū)動(dòng)時(shí)鐘分頻器件,，然后將這種晶振的正弦輸出轉(zhuǎn)化成方波或脈沖序列,。時(shí)鐘抖動(dòng)是由輸入?yún)⒖紩r(shí)鐘的統(tǒng)計(jì)學(xué)變化和時(shí)鐘信號(hào)處理引起的，因此常常用一個(gè)鎖相環(huán)(PLL)來改善輸出抖動(dòng)指標(biāo),。

在基站收發(fā)機(jī)中可以很好地看到時(shí)鐘分配是如何工作的,。在基站收發(fā)機(jī)中，AD9510時(shí)鐘分頻器件為模數(shù)轉(zhuǎn)換器(ADC),、數(shù)模轉(zhuǎn)換器(DAC),、ASIC和FPGA等器件提供時(shí)鐘，這些元件每一個(gè)都需要在特定頻率和相位下的低抖動(dòng)時(shí)鐘,。系統(tǒng)中的一部分可能使用某一類邏輯,，而另一部分則可能使用另一類，因此,，時(shí)鐘輸出必須支持LVDS電纜傳輸距離及降低系統(tǒng)成本">低電壓差分信號(hào)(LVDS),、CMOS和射極耦合邏輯(ECL)信號(hào)。

當(dāng)然,，對(duì)系統(tǒng)性能和價(jià)格進(jìn)行權(quán)衡是收發(fā)機(jī)設(shè)計(jì)工程師需要面對(duì)的眾多挑戰(zhàn)之一,。系統(tǒng)設(shè)計(jì)工程師必須決定在設(shè)計(jì)收發(fā)機(jī)時(shí)使用哪些元件，而時(shí)鐘的產(chǎn)生以及如何其時(shí)鐘分配給這些元件也會(huì)影響收發(fā)機(jī)的性能,。

圖1給出了一個(gè)典型的雙載波信號(hào)WCDMA收發(fā)機(jī),。收發(fā)機(jī)所需的多個(gè)時(shí)鐘之間的頻率,、相位和振幅存在著復(fù)雜的關(guān)系。盡管如此,，設(shè)計(jì)工程師仍然可以很容易地開發(fā)出時(shí)鐘分配策略,。

在接收機(jī)端，14位AD9945(ADC 2)將下變頻混頻器的輸出以128MHz的中頻(IF)數(shù)字化,。為使性能最優(yōu)化,，可利用帶寬抖動(dòng)小于300fs rms的差分LVPECL時(shí)鐘將ADC時(shí)鐘設(shè)為102.40MHz。采樣時(shí)鐘通過變壓器或電容進(jìn)行交流耦合,。通過數(shù)字下變頻器(DDC)AD6636來處理ADC輸出,，該器件可以提供來自WCDMA載波信號(hào)(I和Q數(shù)據(jù)流)的基帶復(fù)合信號(hào)。DDC需要一個(gè)102.40MHz的LVDS時(shí)鐘,，該時(shí)鐘相對(duì)ADC時(shí)鐘延遲0.5ns,。片內(nèi)乘法器產(chǎn)生128MHz的頻率，以便使數(shù)控振蕩器(NCO)可以將IF信號(hào)轉(zhuǎn)化成基帶信號(hào),。

圖1：典型的雙載波信號(hào)WCDMA收發(fā)機(jī)結(jié)構(gòu)圖,，類似系統(tǒng)的時(shí)鐘分配策略常常是設(shè)計(jì)工程師需要考慮的關(guān)鍵設(shè)計(jì)問題。

發(fā)射機(jī)接收兩路WCDMA載波信號(hào)的未被過濾,、經(jīng)過交織的I和Q數(shù)據(jù),。數(shù)字上變頻器(AD6633，DUC)執(zhí)行脈沖整形和降低峰均功率比(PAPR)功能,，并將W-CDMA載波信號(hào)上變頻為19.20MHz的IF信號(hào),。DUC需要一個(gè)76.80MHz的CMOS時(shí)鐘，并以76.80Msps的采樣速率輸出復(fù)合數(shù)據(jù),。ADC和DUC將輸出數(shù)據(jù)輸送到FPGA,。時(shí)鐘分頻器件具有一個(gè)可調(diào)的延遲單元，該單元可使時(shí)鐘輸出延遲0.11ns,，以便使同步發(fā)射通道和觀察通道(observation path),。將該同步信號(hào)控制在符號(hào)周期的1/64之內(nèi)可達(dá)到足夠的線性度。

時(shí)鐘為307.20MHz的FPGA執(zhí)行數(shù)字預(yù)失真(DPD)功能,，以4倍因子過采樣DUC輸出信號(hào),，從而以與ADC相同的數(shù)據(jù)速率產(chǎn)生復(fù)合信號(hào)。它以53.6Msps的采樣速率(IF為57.60MHz)輸出復(fù)合數(shù)據(jù),，該數(shù)據(jù)是AD9779雙DAC的輸入,。DAC需要一個(gè)帶低抖動(dòng)差分LVDS驅(qū)動(dòng)的614.40MHz時(shí)鐘，其復(fù)合調(diào)制輸出96MHz的第二中頻信號(hào),。阻帶頻率為400MHz的三階低通濾波器對(duì)復(fù)合輸出進(jìn)行濾波。模擬濾波器輸出驅(qū)動(dòng)模擬調(diào)制器,，從而將96MHz的中頻信號(hào)上變頻為2.1GHz射頻信號(hào),。

為實(shí)現(xiàn)最佳性能,，12位AD9430(ADC 1)需要一個(gè)帶寬抖動(dòng)小于300fs rms的153.60MHz差分LVPECL時(shí)鐘。它對(duì)經(jīng)過下變頻和濾波的高功率放大器的輸出(提供57.60MHz中頻的觀察通道)進(jìn)行數(shù)字化,。 該通道對(duì)實(shí)現(xiàn)高性能數(shù)字預(yù)失真十分關(guān)鍵,。ADC的輸出信號(hào)由FPGA內(nèi)置的NCO轉(zhuǎn)化成19.20MHz的中頻信號(hào)，它可提供153.6Msps的復(fù)合信號(hào),。10位AD9215 ADC3監(jiān)測功率放大器的溫度變化,，并進(jìn)行反饋以調(diào)整預(yù)失真系數(shù)。這個(gè)ADC需要一個(gè)30.72MHz的CMOS時(shí)鐘,。最后,，該系統(tǒng)還需要低抖動(dòng)(小于1ps rms)的參考時(shí)鐘LVPECL副本。

圖2：圖1八個(gè)時(shí)鐘分頻器件輸出的相對(duì)時(shí)序圖,。

圖2為系統(tǒng)時(shí)鐘波形之間的相對(duì)延遲,。圖3為兩個(gè)WCDMA載波信號(hào)的頻譜，它們分別是以96MHz為中心的DAC(a)輸出信號(hào),，和以128MHz為中心的ADC(b)輸出信號(hào),。這個(gè)示例采用AD9510八通道、1.2GHz時(shí)鐘分配IC,，以說明系統(tǒng)設(shè)計(jì)工程師該如何設(shè)計(jì)時(shí)鐘分配部分,。

參考時(shí)鐘為19.20MHz。片內(nèi)PLL合成器和外部電壓控制振蕩器(VCO)產(chǎn)生一個(gè)614.40MHz系統(tǒng)時(shí)鐘,。8個(gè)獨(dú)立可編程分頻器可被編程為1和32之間的任一整數(shù),。它們的相位偏移可以以VCO時(shí)間周期的整數(shù)倍增加延遲，在本例中,，VCO時(shí)間周期約為1.63ns,。最后，通過利用該時(shí)鐘分頻器件提供的多個(gè)邏輯信號(hào),，可獲得實(shí)現(xiàn)收發(fā)機(jī)所需要的LVPECL,、LVDS和CMOS時(shí)鐘輸出電平。

收發(fā)機(jī)設(shè)計(jì)工程師通常使用相位噪聲密度和定時(shí)抖動(dòng)來確定時(shí)鐘組件的性能,。定時(shí)抖動(dòng)限制了數(shù)字系統(tǒng)中的最大時(shí)鐘頻率,、DAC的動(dòng)態(tài)范圍，以及ADC的有效位數(shù)(ENOB),。此外,，系統(tǒng)設(shè)計(jì)工程師可以估算由抖動(dòng)引起的誤差向量幅度(EVM)、信噪比(SNR)和誤碼率(BER)指標(biāo)的下降,。這使系統(tǒng)設(shè)計(jì)工程師可以對(duì)用在收發(fā)機(jī)中的元件的性能和價(jià)格做出權(quán)衡,，因此計(jì)算時(shí)鐘分頻器件輸出的定時(shí)抖動(dòng)非常有意義。

圖3：以96MHz為中心的AD9779雙DAC輸出和以128MHz為中心的AD9445 ADC 2輸出的頻譜圖,。

給定器件輸出的單邊帶,、相位噪聲功率譜密度S(f_m)之后，我們可以通過累計(jì)信號(hào)帶寬上的S_θ(f_m)來計(jì)算相位噪聲,。我們對(duì)帶寬噪聲十分關(guān)注,，并假設(shè)積分下限頻率(f₁)等于輸出頻率(F_OUT)偏移10kHz的頻率值。

模塊的時(shí)鐘接收和時(shí)鐘分頻功能能夠?qū)r(shí)鐘分配器件的性能產(chǎn)生重要影響,。在時(shí)鐘接收機(jī)中,，連續(xù)相位噪聲n_φ(t)被限制在方波邊緣，并與頻率為±F_IN的信號(hào)混疊在一起,?；殳B現(xiàn)象在分頻器內(nèi)也同樣會(huì)發(fā)生，并將在時(shí)鐘接收機(jī)電路內(nèi)部產(chǎn)生噪聲,。相位噪聲的均方差值(或標(biāo)準(zhǔn)差)見式1,，它表示固定的定時(shí)抖動(dòng)量在越高頻率處引起的相位噪聲越大。定時(shí)抖動(dòng)等式見式2,。

有些頻率分頻器電路根據(jù)輸入信號(hào)對(duì)輸出信號(hào)進(jìn)行重采樣,。分頻器的輸出信號(hào)轉(zhuǎn)換與輸入信號(hào)轉(zhuǎn)換是同步的，因此輸入信號(hào)抖動(dòng)將在輸出信號(hào)中引起相同大小的抖動(dòng),。這樣,，輸出相位噪聲σ_θrms將基于式3表示成輸入相位偏移σ_θrms，IN的關(guān)系式,，式3中的FOUT和 FIN分別為輸出和輸入頻率,，N為分頻比。式4為式2的變換形式,。

需要注意的是：由于輸出頻率被分頻,，所以在分頻器輸出端的定時(shí)抖動(dòng)不變。所有帶有相同信號(hào)邏輯電平(LVPECL,、LVDS或CMOS)的輸出驅(qū)動(dòng)器具有相同的抖動(dòng)量,，而相位噪聲密度將由輸出通道分頻比(N)決定。如果可調(diào)延遲單元被激活,，則抖動(dòng)將增加,，從而使收發(fā)機(jī)設(shè)計(jì)工程師可在靈活性和定時(shí)抖動(dòng)之間進(jìn)行權(quán)衡。

抖動(dòng)會(huì)降低ADC和DAC的系統(tǒng)性能,。如果ADC采樣時(shí)鐘出現(xiàn)抖動(dòng),，則提取采樣值將稍提前或稍延遲。同樣,，DAC的時(shí)鐘抖動(dòng)會(huì)導(dǎo)致采樣值在“錯(cuò)誤”的時(shí)間被轉(zhuǎn)換為模擬值,，造成波形失真,，并出現(xiàn)與抖動(dòng)頻率相關(guān)的偽信號(hào)成份。

高速,、高分辨率ADC對(duì)采樣時(shí)鐘的質(zhì)量特別敏感,，因?yàn)楦櫯c保持電路本質(zhì)上是一個(gè)混頻器，任何噪聲,、失真或時(shí)鐘上的定時(shí)抖動(dòng)都將與ADC輸出端的有用信號(hào)混在一起?？捎墒?計(jì)算在特定滿量程輸入頻率(f_ANALOG)下由孔徑抖動(dòng)(_tjitter)引起的SNR下降,。

在式5中，抖動(dòng)均方根(t_jitter)代表所有抖動(dòng)源的均方根,，包括時(shí)鐘,、模擬輸入信號(hào)和ADC采樣轉(zhuǎn)換信號(hào)。欠采樣應(yīng)用對(duì)抖動(dòng)特別敏感,。IF采樣接收機(jī)的性能通常受時(shí)鐘相位噪聲而不是數(shù)據(jù)轉(zhuǎn)換器性能的限制,。這在多載波信號(hào)接收機(jī)中更為明顯。在孔徑抖動(dòng)可能影響ADC動(dòng)態(tài)范圍的情況下,，應(yīng)將時(shí)鐘輸入當(dāng)作模擬信號(hào)看待,。為避免用數(shù)字噪聲調(diào)制時(shí)鐘信號(hào)，時(shí)鐘驅(qū)動(dòng)器電源應(yīng)與ADC輸出電源隔離開來,。

在上述系統(tǒng)中,，可以用ADIsimCLK仿真時(shí)鐘規(guī)劃。用戶可以使用該工具生成定制參考和VCO,，或者從主要制造商提供的器件庫中選擇,。用戶通過使用高性能定制振蕩器，可以確定片內(nèi)PLL和時(shí)鐘分配電路的基準(zhǔn)抖動(dòng)限制,，然后更改參考電壓和VCO的相位噪聲,，以確定對(duì)輸出相位噪聲和抖動(dòng)的影響。

設(shè)計(jì)環(huán)路濾波器

由于VCO的相位噪聲往往決定了在PLL環(huán)路帶寬外部偏移頻率處的時(shí)鐘分配輸出信號(hào)的相位噪聲,，因此VCO的相位噪聲對(duì)系統(tǒng)性能影響非常大,。寬帶相位噪聲基底通常決定著由VCO引起的定時(shí)抖動(dòng)。在仿真工具的幫助下,，有可能設(shè)計(jì)一個(gè)抖動(dòng)性能與元件規(guī)格保持一致的用于片內(nèi)PLL的環(huán)路濾波器,。環(huán)路帶寬對(duì)輸出相位噪聲/時(shí)間抖動(dòng)的影響取決于VCO和參考振蕩器的相位噪聲。對(duì)于這個(gè)例子,，我們可選擇Sirenza VCO(VCO190-630T)和Epson-Toyocom晶體振蕩器(TG-5001LA),，并選定目標(biāo)帶寬為10kHz，相位余量為45°,。

VCO調(diào)整電壓會(huì)影響到所需的環(huán)路濾波器類型,。對(duì)于采用被動(dòng)環(huán)路濾波器的最簡單設(shè)計(jì)來說,，VCO調(diào)節(jié)電壓必須與電荷泵所需的電壓相兼容。時(shí)鐘分頻器件具有連接電荷泵(VCP)的外電源引腳,，因此電荷泵電壓可以高于芯片其它部分的邏輯電壓,，這使得采用有源濾波器時(shí)的電壓范圍增大。利用ADIsimCLK仿真工具,，我們可以設(shè)計(jì)PLL以獲得指定的環(huán)路帶寬和相位余量,，計(jì)算環(huán)路濾波器的精確元件值，并采用這些值完成所有分析,。用戶可以用工業(yè)標(biāo)準(zhǔn)元件值構(gòu)建環(huán)路濾波器,，并觀察它的性能是如何隨元件參數(shù)的容差變化而變化。

圖4：針對(duì)圖1中的OUT3時(shí)鐘電路(a),，利用ADIsimCLK計(jì)算重要的系統(tǒng)性能參數(shù)(b),，ADIsimCLK還能顯示各種相關(guān)的測量圖(c、d和e),。

時(shí)鐘仿真工具使收發(fā)機(jī)設(shè)計(jì)工程師能夠使用端接選項(xiàng)和相位噪聲密度信息,。以圖1的OUT3時(shí)鐘為例，利用仿真工具可以估算由時(shí)間分頻器的IF選擇和定時(shí)時(shí)鐘抖動(dòng)引起的信噪比(SNR)下降值,，還可以顯示不同的測量圖,，并計(jì)算ADC的SNR和有效位數(shù)(ENOB)與IF的關(guān)系(圖4)。

給定必需的動(dòng)態(tài)范圍后,，用戶能夠計(jì)算IF采樣結(jié)構(gòu)所需的ADC分辨率,，以及使時(shí)鐘分頻器件性能合乎某些空中接口的BER規(guī)格所需的相位噪聲。這可以通過仿真工具調(diào)整頻率規(guī)劃(中頻),、VCO和環(huán)路濾波器來實(shí)現(xiàn),。用戶借助仿真工具，可以估算ADC采樣時(shí)鐘的相位噪聲,。

為提高式5的精度,，必須在考慮由量化噪聲、微分非線性度(DNL)和熱噪聲引起的SNR下降,。所有這些項(xiàng)組合成式6中的另外一項(xiàng),，其中M為位數(shù)，ε為熱噪聲的最低有效位中的復(fù)合DNL均方根值,。

然后,，基于相鄰?fù)ǖ肋x擇性測試，收發(fā)機(jī)設(shè)計(jì)工程師可以估算當(dāng)期望的弱信號(hào)頻率附近有強(qiáng)信號(hào)時(shí),，采樣時(shí)鐘相互混頻的結(jié)果,。相鄰?fù)ǖ缹⑴c采樣時(shí)鐘的相位噪聲基底混頻在一起,，并表現(xiàn)為ADC輸出端所期望的弱信號(hào)中的噪聲。

利用仿真工具使收發(fā)機(jī)設(shè)計(jì)工程師可以在沒有任何芯片的情況下設(shè)計(jì)時(shí)鐘和頻率規(guī)劃策略,，這有助于他們對(duì)收發(fā)機(jī)元件性能和成本做出必要的權(quán)衡,。

作者：Demetrios Efstathiou；時(shí)鐘和信號(hào)綜合產(chǎn)品線系統(tǒng)設(shè)計(jì)工程師,；Email: [email protected],；Analog Devices公司