DLL-Delay locked loop用在數(shù)字電路中，用來(lái)自動(dòng)調(diào)節(jié)一路信號(hào)的延時(shí),，使兩路信號(hào)的相位一致（邊沿對(duì)齊）,， 在需要某些數(shù)字信號(hào)（比如data bus上的信號(hào)）與系統(tǒng)時(shí)鐘同步的情況下， DLL將兩路clock的邊沿對(duì)齊（實(shí)際上是使被調(diào)節(jié)的clock滯后系統(tǒng)clock 整數(shù)個(gè)周期）,，用被調(diào)節(jié)的clock做控制信號(hào),，就可以產(chǎn)生與系統(tǒng)時(shí)鐘嚴(yán)格同步的信號(hào)（比如輸出數(shù)據(jù)data跟輸入clock同步，邊沿的延時(shí)不受到電壓,、溫度,、頻率影響）。

PLL--Phase locked loop除了用作相位跟蹤（輸出跟輸入同頻同相,，這種情況下跟DLL有點(diǎn)相似）外,，可以用來(lái)做頻率綜合（frequency synthesizer）,輸出頻率穩(wěn)定度跟高精度低漂移參考信號(hào)（比如溫補(bǔ)晶振）幾乎相當(dāng)?shù)母哳l信號(hào)，這時(shí),，它是一個(gè)頻率源,。利用PLL，可以方便地產(chǎn)生不同頻率的高質(zhì)量信號(hào),，PLL輸出的信號(hào)抖動(dòng)（頻域上表現(xiàn)為相噪）跟它的環(huán)路帶寬,，鑒相頻率大小有關(guān)?？偟恼f(shuō)來(lái),，PLL的環(huán)路帶寬越小，鑒相頻率越高,，它的相位噪聲越?。〞r(shí)域上抖動(dòng)也越小）,。
由于在實(shí)際ADC系統(tǒng)中,，采樣系統(tǒng)總的動(dòng)態(tài)特性主要取決于采樣時(shí)鐘的抖動(dòng)特性，如果對(duì)頻率要求不是太高，VCXO是比較好的選擇,。如果確實(shí)需要可變頻率低抖動(dòng)時(shí)鐘,，則基于PLL的時(shí)鐘發(fā)生器是最好選擇。

從應(yīng)用上看

DLL即Delay Lock Loop, 主要是用于產(chǎn)生一個(gè)精準(zhǔn)的時(shí)間延遲, 且這個(gè)delay不隨外界條件如溫度,電壓的變化而改變.這個(gè)delay是對(duì)輸入信號(hào)的周期做精確的等分出來(lái)的, 比如一個(gè)輸入信號(hào)周期為20ns, 可以設(shè)計(jì)出等分10份的delay, 即最小2ns的delay. 這在高速界面做clock recovery and data recovery上很有用處,。 由于普通的delay cell在不同的corner其delay會(huì)發(fā)生很大的變化(FF與SS相差幾乎3倍), 有時(shí)候會(huì)被迫采用DLL來(lái)產(chǎn)生一個(gè)精準(zhǔn)的delay而不是用普通的delay cell.
而PLL即Phase lock loop, 主要是根據(jù)一個(gè)輸入時(shí)鐘產(chǎn)生出一個(gè)與輸入時(shí)鐘信號(hào)in phase的倍/除頻時(shí)鐘,， 其中倍頻時(shí)鐘和輸入、輸出時(shí)鐘in phase是最主要的應(yīng)用,。

從內(nèi)部結(jié)構(gòu)上來(lái)看
DLL只有一個(gè)大的反饋環(huán)來(lái)調(diào)節(jié)最后1T后的信號(hào)與輸入信號(hào)in phase來(lái)保證delay 出來(lái)的結(jié)果是對(duì)輸入信號(hào)周期的均分,，如示意圖; 輸出信號(hào)只是對(duì)輸入信號(hào)的一個(gè)delay, 即為同頻且有一個(gè)固定的phase差，同時(shí)由于輸出信號(hào)與輸入直接關(guān)聯(lián),，輸入信號(hào)的jitter,，frequency 漂移會(huì)直接反映在輸出信號(hào)上。在實(shí)現(xiàn)上,，可以是模擬電路也可以是數(shù)字電路實(shí)現(xiàn),，但絕大多數(shù)應(yīng)該是模擬電路實(shí)現(xiàn)比較好，因?yàn)樾枰{(diào)節(jié)電壓來(lái)補(bǔ)償環(huán)境變化帶來(lái)的delay 變化,。
PLL除了有一個(gè)大的反饋環(huán)來(lái)讓PLL振出的clock與reference clock in phase,，內(nèi)部還有一個(gè)小的ring oscillatorl來(lái)振出想要的clock，如示意圖,。由于輸出clock是由一個(gè)單獨(dú)的ring oscillator振出來(lái)的,，所以與reference clock的jitter，frequency漂移幾乎完全無(wú)關(guān),。但由于是內(nèi)部自己起振,，所以比DLL要復(fù)雜。這個(gè)以前也有提過(guò)數(shù)字PLL,， 但做出來(lái)的數(shù)字PLL振出來(lái)的clock很差,，就幾乎沒(méi)有提數(shù)字PLL， 而是采用模擬電路來(lái)做,。

ECP3系列FPGA中的DLL與PLL之間的主要區(qū)別

首先上兩張圖,，圖1是ECP3中的PLL結(jié)構(gòu)圖，圖2時(shí)ECP3中的DLL結(jié)構(gòu)圖,。

圖1 ECP3中的PLL結(jié)構(gòu)圖

圖2 ECP3中的DLL結(jié)構(gòu)圖

可以清晰地看到,，PLL更加側(cè)重分頻，倍頻與占空比調(diào)整等功能,，而DLL更加側(cè)重相位調(diào)整與時(shí)鐘對(duì)齊等功能,。雖然DLL也有分頻的功能,，但是從圖表中可以看出,，2分頻或4分頻在實(shí)際的應(yīng)用中似乎并沒(méi)有什么卵用（但在DDR控制中卻非常有用）。而PLL則不同，其可以輕松完成N分頻（N大于100）甚至是倍頻的功能,，此外PLL的時(shí)鐘輸出路數(shù)也更多,。