【原】【博文連載】PCIe掃盲——關(guān)于PCIe參考時(shí)鐘的討論

ChinaAET 2020-10-31

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本文來(lái)聊一聊PCIe系統(tǒng)中的參考時(shí)鐘,，主要參考資料為PCIe Base Spec和CEM Spec。在1.0a和1.1版本的PCIe Base Spec中并沒(méi)有詳細(xì)的關(guān)于參考時(shí)鐘的描述,，而是在與之對(duì)應(yīng)的CEM Spec中提及,。從V2.0版的PCIe Base Spec開(kāi)始，在物理層電氣子層章節(jié)中增加了參考時(shí)鐘相關(guān)的內(nèi)容,，同時(shí)提出了PCIe參考時(shí)鐘的三種架構(gòu)：

1,、Common Refclk (Shared Refclk) Architecture

2、Data Clocked Rx Architecture

3,、Separate Refclk Architecture

以及擴(kuò)頻時(shí)鐘（Spread Spectrum Clocking,，SSC），時(shí)鐘測(cè)試測(cè)量等內(nèi)容,。

關(guān)于擴(kuò)頻時(shí)鐘,，可以參考之前的文章：http://blog./justlxy/p/5100064134。

擴(kuò)頻時(shí)鐘對(duì)于PCIe來(lái)說(shuō)是可選的,，并非是強(qiáng)制的,。如果選擇支持?jǐn)U頻時(shí)鐘的話，需滿足以下要求：

※ 調(diào)制范圍為+0%到-0.5%,，即向下擴(kuò)頻（Down Spreading）,，如下圖所示

※ 調(diào)制頻率必須在30KHz到33KHz，一般為三角波

※ 參考時(shí)鐘源的抖動(dòng)（Jitter）需在300ppm以內(nèi)

帶有SSC的參考時(shí)鐘頻率變化曲線如下圖所示：

注：為什么選用的是向下擴(kuò)頻,，而不是中心擴(kuò)頻或者向上擴(kuò)頻,？主要是考慮到,，當(dāng)100MHz已經(jīng)是系統(tǒng)最靠基準(zhǔn)頻率的話,，向上擴(kuò)頻或者中心擴(kuò)頻會(huì)導(dǎo)致系統(tǒng)基準(zhǔn)頻率超過(guò)最高值，進(jìn)而可能引發(fā)系統(tǒng)工作異常,。

注：三角波的能力較為集中在低次諧波中,，相比于正弦波，方波或者鋸齒波,，更適合用于SSC中,。

關(guān)于參考時(shí)鐘詳細(xì)參數(shù)需求，已經(jīng)測(cè)試測(cè)量等相關(guān)內(nèi)容,，本文將不會(huì)涉及,，具體請(qǐng)參考PCIe CEM Spec和2.0或以上版本的PCIe Base Spec中的相關(guān)章節(jié),。

下面，我們來(lái)簡(jiǎn)單地聊一聊前面說(shuō)到的三種參考時(shí)鐘架構(gòu),。

Common Refclk (Shared Refclk) Architecture

Common Refclk (Shared Refclk) Architecture的示意圖如下圖所示,，

這種參考時(shí)鐘架構(gòu)是Spec推薦使用的，鏈路兩端的器件均使用同一個(gè)參考時(shí)鐘源,。即使系統(tǒng)使用了帶有擴(kuò)頻的參考時(shí)鐘源,，時(shí)鐘抖動(dòng)也只有-300~+2800ppm，這對(duì)于物理層中的RxCDR和TxPLL就比較友好了,，可以降低RxCDR和TxPLL的復(fù)雜程度,，達(dá)到節(jié)約成本的目的。其次,，當(dāng)PCIe鏈路處于L0s或者L1狀態(tài)時(shí),，即使鏈路上沒(méi)有數(shù)據(jù)流，RxCDR依然可以設(shè)計(jì)出保持鎖定的狀態(tài),，這樣做的好處是,，鏈路從L0s或L1狀態(tài)恢復(fù)到L0狀態(tài)的時(shí)間將會(huì)更短。

Data Clocked Rx Architecture

Data Clocked Rx Architecture的示意圖如下圖所示：

從示意圖來(lái)看,，這種參考時(shí)鐘架構(gòu)最為簡(jiǎn)潔,，Rx端器件的CDR并不需要參考時(shí)鐘，而是直接從數(shù)據(jù)流中恢復(fù)出時(shí)鐘,。不過(guò)這種結(jié)構(gòu)的RxCDR幾乎很少在FPGA的SerDes中使用,，因?yàn)樵跊](méi)有外部參考時(shí)鐘的協(xié)助下，CDR實(shí)現(xiàn)鎖定都是一個(gè)很大的挑戰(zhàn),，還要保證在5600ppm的抖動(dòng)范圍內(nèi)不失鎖（對(duì)于帶有擴(kuò)頻時(shí)鐘的PCIe鏈路來(lái)說(shuō)）,。

注：絕大部分的FPGA SerDes都是多協(xié)議SerDes，除了支持PCIe外,，往往還需要支持其他主流的串行協(xié)議,，比如SATA、USB,、DisplayPort,、HDMI、Ethernet (Q)SGMII,、CoaXpress,、CPRI、FPD-Link II/III,、Serial RapidIO,、SLVS-EC等等。這種參考時(shí)鐘架構(gòu)對(duì)于PCIe來(lái)說(shuō)行得通，對(duì)于其他的某些串行協(xié)議來(lái)說(shuō)可能是無(wú)法實(shí)現(xiàn)的,。

Separate Refclk Architecture

Separate Refclk Architecture的示意圖如下圖所示：

PCIe Spec強(qiáng)烈不推薦使用這種參考時(shí)鐘架構(gòu),，盡管這是其提出的三種參考時(shí)鐘架構(gòu)之一。PCIe Spec強(qiáng)調(diào),，如果使用這種架構(gòu),，擴(kuò)頻時(shí)鐘必須被禁止使用（2.5GT/s & 5GT/s），因?yàn)檫@中情況下使用擴(kuò)頻時(shí)鐘的話,，CDR的帶寬需甚至需要大于5600ppm,，這對(duì)于CDR來(lái)說(shuō)是非常大的挑戰(zhàn)。

需要注意的是,，PCIe Base Spec V3.x中,，提到對(duì)于8GT/s的PCIe鏈路而言，在Separate Refclk Architecture下實(shí)現(xiàn)擴(kuò)頻時(shí)鐘也是可行的（即Separate Refclk With Independent SSC (SRIS) Architecture）,，但是需要更復(fù)雜的CDR設(shè)計(jì),，具體請(qǐng)參考Spec相關(guān)章節(jié)。