1月11日,，PCI-SIG組織正式發(fā)布了期待已久的 PCI Express 6.0 最終 （1.0） 規(guī)范。延續(xù)了以往慣例,，帶寬速度繼續(xù)增倍,，，使其在每個方向上達到 8GB/秒,，x16下可達128GB/s（單向）,，由于PCIe技術允許數(shù)據(jù)全雙工雙向流動，因此雙向總吞吐量就是256GB/s,。

什么是PCIe6.0,？

自PCIe 3以來，每一代新標準的數(shù)據(jù)速率都是原來的兩倍,。PCIe 6.0將把數(shù)據(jù)傳輸速率提高到每秒,。64gigatransfers（GT/s），是PCIe 5.0的兩倍,。對于x16鏈路（典型的圖形和網(wǎng)卡）,，鏈路的帶寬達到128GB/s。與前幾代一樣,，PCIe 6.0鏈路是全雙工的,，因此它可以同時在兩個方向提供128gb /s的帶寬。

PCIe除了被廣泛應用到服務器和個人PC之外，其性價比使其在物聯(lián)網(wǎng),、汽車,、醫(yī)療和其他領域方面的數(shù)據(jù)應用場景極具吸引力。也就是說,，PCIe 6.0最初的設想是滿足盡可能高帶寬的應用需求,，這些應用可以在數(shù)據(jù)中心找到：AI/ML、HPC,、網(wǎng)絡和圖像云,。

PCIe性能版本的變化

PCIe6.0的新特性

在板級電路上，PCIe 6.0使用PAM4信令（“脈沖幅度調制的四個級別”）,，每個時鐘周期結合2位4個幅度級別（00,、01、10,、11）,，而PCIe 5.0和更早的幾代使用NRZ調制，每個時鐘周期1位和兩個幅度級別（0,，1）,。

NRZ調制 vs PAM4調制

與NRZ相比，轉換到PAM4信號編碼引入了更高的誤碼率（BER）,。所以PCIe 6.0采用前向糾錯（FEC）機制來降低較高的誤碼率,。幸運的是，PCIe 6.0 采用輕量級FEC,，對延遲的影響很小,。配合加強CRC，保證鏈路重試率低于5x10-6,。這個FEC的新特性意在增加的延時控制在2ns以內,。

與PCIe 5.0相比，由于PAM4信號編碼調制的性質引入更高的誤碼率,，但是通道丟失本身不影響,，因此在PCB上PCIe 6.0信號的到達程度將與PCIe 5.0相同。

PCIe 6.0引入了FLIT模式,，其中數(shù)據(jù)包組織在固定大小的流控制單元中,，而不是之前幾代PCIe那大小可變。最初引入FLIT模式的原因是糾錯需要從而使用固定大小的數(shù)據(jù)包;然而,，F(xiàn)LIT模式也簡化了控制器級別的數(shù)據(jù)管理,，隨之而來的是更高的帶寬效率、更低的延遲和更小的控制器占用空間,。帶寬效率:對于固定大小的包,，不再需要物理層的包幀,，這為每個包節(jié)省了4字節(jié)。FLIT編碼還消除了以前PCIe規(guī)范的128B/130B編碼和DLLP（數(shù)據(jù)鏈路層數(shù)據(jù)包）開銷,，從而顯著提高了TLP（事務層數(shù)據(jù)包）效率,，特別是對于較小的數(shù)據(jù)包。

·L0p模式-運行在更少數(shù)量的線路,，以降低功耗,。

·一個新的PIPE規(guī)范-用于PHY到控制器接口。

·PCIe 6.0可以兼容前面所有舊版本PCIe架構,。

為什么選擇 PCIe6.0

在2015年之前，PCIe在高帶寬應用方面遠遠高于市場需求,。2015年之后,，全球數(shù)據(jù)井噴式增長，數(shù)據(jù)中心過渡到100G網(wǎng)絡（或者更高）,，所有的瓶頸都歸于服務器和網(wǎng)絡設備中的PCIe互聯(lián)上,。

PCIe 6.0規(guī)范完全支持數(shù)據(jù)中心向800G網(wǎng)絡的過渡：800千兆每秒（Gb/s）需要100gb/s帶寬，這在x16 PCIe 6.0鏈路的128gb/s的性能范圍,。此外,，數(shù)據(jù)中心PC和網(wǎng)絡并不是PCIe 6.0背后的唯一驅動力。處理AI/ML訓練模型的關鍵在于速度,，加速器越快,，數(shù)據(jù)的輸入和輸出就越快，訓練的執(zhí)行效率和成本效益就越高,。