本文作者：Cadence的Paul McLellan

早在20世紀(jì)60年代,，當(dāng)時(shí)在IBM工作的E.Rent注意到集成電路上使用的管教數(shù)P和集成電路上的晶體管門數(shù)G之間有一種聯(lián)系,，其中管腳數(shù)P等于cGR，c和R是常數(shù)。實(shí)際上,，傳統(tǒng)上用希臘語rho代替R,，它的值通常在0.5到0.8之間,。如果R為0.5,，那么管腳的數(shù)量與√G成正比，這是我在VLSI設(shè)計(jì)課程中所記得的,。因此,，引腳的數(shù)量增長(zhǎng)比柵極的數(shù)量增長(zhǎng)慢，但增長(zhǎng)是不可阻擋的,。這就是所謂的蘭特定律,，如果我們結(jié)合摩爾定律每?jī)赡攴秮砜吹脑挘_每?jī)赡暝鲩L(zhǎng)至1.4倍,。

在BGA發(fā)明之前,，我們沒有大量的針型引腳可供使用，所以這是一個(gè)問題,。最大的QFP封裝有256個(gè)引腳,。所以訣竅就是多路復(fù)用管腳，將同一個(gè)管腳用于兩個(gè)不同的功能,。

所以下一步的進(jìn)展是發(fā)明BGA,，這是摩托羅拉在1990年左右完成的（以二次成型塑料載體或OMPC的名義）。這意味著我們可以在同樣大小的封裝上得到更多IO,。

隨著地址空間從16位到32位再到64位,，對(duì)IO的需求是永無止境的。在64位地址和64位數(shù)據(jù)的情況下,，這已經(jīng)是128個(gè)引腳了,。越來越不可能找到足夠的IO來實(shí)現(xiàn)時(shí)鐘并行接口，在這種接口中,，數(shù)據(jù)只在時(shí)鐘邊緣傳輸,。一個(gè)發(fā)明是采用DDR存儲(chǔ)器的方法，數(shù)據(jù)在時(shí)鐘的兩邊傳輸（DDR代表雙倍數(shù)據(jù)速率）,。

最后一個(gè)難題是放棄使用時(shí)鐘的并行接口,，轉(zhuǎn)而使用串行接口。就好像SATA取代IDE,、USB取代COM一樣,。與使用64個(gè)管腳傳輸值不同，它們可以在單個(gè)管腳上以更高的數(shù)據(jù)速率傳輸,。通常只需要一條長(zhǎng)距離的回程信號(hào),。例如，第一個(gè)以太網(wǎng)串行運(yùn)行在同軸電纜上,。我記得為一個(gè)同步的IBM機(jī)器編寫了一個(gè)設(shè)備驅(qū)動(dòng)程序,，它通過一個(gè)雙絞線連接到愛丁堡大學(xué)的計(jì)算中心,。

為了下一個(gè)開發(fā)，你必須快速地把兩個(gè)接口連接起來,。OIF（Optical Internet Forum）定義了一些用于光纖的標(biāo)準(zhǔn)數(shù)據(jù)速率,，幾乎每個(gè)人都采用了標(biāo)準(zhǔn)速率：3.125G、6G,、10G,、28G、56G和112G,。即使是單個(gè)10G信號(hào),，在一個(gè)引腳上每秒傳輸1.56億個(gè)64位數(shù)據(jù)。

在每個(gè)連接的末尾都有一個(gè)稱為SerDes的片上組件,，它代表了序列化反序列化器,。在芯片上，信號(hào)通常使用寬總線進(jìn)行路由,。為了從一個(gè)芯片到下一個(gè)芯片,，這些并行的寬總線數(shù)據(jù)必須在發(fā)送機(jī)串行化，在接收器反序列化,。還要注意,，串行接口是點(diǎn)對(duì)點(diǎn)的。如果你想輸出到多個(gè)芯片,，那么你需要多個(gè)串行接口,。

目前最先進(jìn)的是56G或112G。

臺(tái)積電OIP與Cadence的SerDes IP

在最近的虛擬臺(tái)積電OIP生態(tài)系統(tǒng)論壇上,，Cadence的Wendy Wu做了題為“并非所有112G/56G SerDes生來都是平等的——為您的應(yīng)用選擇正確的PAM4 SerDes,。”的演講,。

她指出,，在網(wǎng)絡(luò)、人工智能和5G的推動(dòng)下,，56G和112G的需求日益增長(zhǎng)：

網(wǎng)絡(luò)正在引領(lǐng)112G的采用

超量度儀正在推動(dòng)800GE標(biāo)準(zhǔn)（使用112G SerDes）

行業(yè)領(lǐng)先的交換機(jī)公司發(fā)布了25.6T交換機(jī)產(chǎn)品

51.2T交換機(jī)正在開發(fā)中

共封裝光學(xué)器件正在開發(fā)中

56G/112G成為AI/ML SoC的必備品

7nm已成為主流

行業(yè)快速移動(dòng)更先進(jìn)的節(jié)點(diǎn)

5G CPRI/eCPRI接口需要56G SerDes

全球5G發(fā)展和部署正在加速

更多的OEM開始在內(nèi)部開發(fā)SoC

根據(jù)發(fā)射器和接收器之間的距離,，56G和112G之間有不同的權(quán)衡。如下圖所示,，有四種距離：長(zhǎng)距離（LR）,、中距離（MR）、極短距離（VSR）和超短距離（XSR）,。

這些都有不同的信道損耗和限制,。例如，使用長(zhǎng)距離連接來連接同一個(gè)封裝中的兩個(gè)die是沒有意義的。LR看中的是性能,，而XSR則是管住宿功耗,，關(guān)注邊緣die，信號(hào)必須做到快速傳輸及關(guān)斷,。這意味著一個(gè)解決方案不適合所有人,。

有些解決方案是模擬的，有些是基于DSP的方法,。數(shù)字信號(hào)處理器功能更強(qiáng)大（它可以平衡40dB+的損耗）,，但往往需要更大的面積和功率,。但他們可以利用最新一代的進(jìn)程,，如N7和N6。模擬方法可以均衡小于20dB的損耗,，但具有更好的密度和更低的功耗,，特別是在較少的前沿處理節(jié)點(diǎn)。

Cadence的56G和112G SerDes IP塊是經(jīng)過硅驗(yàn)證的用于臺(tái)積電16FF,、N7和N5的,。

在臺(tái)積電技術(shù)研討會(huì)當(dāng)天，我們宣布Ultralink D2D IP已通過臺(tái)積電N6工藝認(rèn)證,，它也被用在了N5上,，但芯片仍在開發(fā)中。