觀點(diǎn)來源：比利時(shí)微電子中心（IMEC）CMOS技術(shù)高級(jí)副總裁SRI SAMAVEDAM

增長將繼續(xù)

在過去的幾十年里,，全球半導(dǎo)體行業(yè)的增長主要是由臺(tái)式機(jī),、筆記本電腦和無線通信產(chǎn)品等尖端電子設(shè)備的需求及基于云計(jì)算的興起所推動(dòng)。隨著高性能計(jì)算市場(chǎng)領(lǐng)域新的應(yīng)用驅(qū)動(dòng),，將繼續(xù)增長,。

驅(qū)動(dòng)增長原因

首先，數(shù)據(jù)量不斷呈指數(shù)級(jí)增長,，5G網(wǎng)絡(luò)的推廣將加速這一趨勢(shì),。我們需要越來越多的服務(wù)器來處理和存儲(chǔ)這些數(shù)據(jù)。根據(jù)Yole2020年報(bào)告,，作為服務(wù)器核心的高端中央處理單元（CPU）和圖形處理單元（GPU）的年復(fù)合增長率預(yù)計(jì)將達(dá)到29%,，將支持一系列數(shù)據(jù)中心應(yīng)用，如超級(jí)計(jì)算和高性能計(jì)算即服務(wù),。受惠于云游戲和人工智能等新興應(yīng)用,，預(yù)計(jì)GPU的增長速度會(huì)更快。近期遠(yuǎn)程工作和教育也將在互聯(lián)網(wǎng)流量上留下印記,。如在2020年3月,，互聯(lián)網(wǎng)流量增加了近50%，法蘭克福的商業(yè)互聯(lián)網(wǎng)數(shù)據(jù)交換創(chuàng)造了新的世界紀(jì)錄,，數(shù)據(jù)吞吐量超過每秒9.1Terabits,。

第二個(gè)主要驅(qū)動(dòng)力是移動(dòng)系統(tǒng)芯片（SoC）--我們智能手機(jī)中的芯片。該市場(chǎng)領(lǐng)域的增長速度并不快,，但在尺寸受限時(shí)對(duì)這些SoC中更多功能的需求將推動(dòng)進(jìn)一步的技術(shù)創(chuàng)新,。

除了傳統(tǒng)的邏輯互聯(lián)、存儲(chǔ)器和3D互連的維度微縮外,，這些新興應(yīng)用將需要利用跨領(lǐng)域創(chuàng)新,。需要在器件、區(qū)塊和SoC層面上進(jìn)行新模塊,、新材料和架構(gòu)變革,，以實(shí)現(xiàn)系統(tǒng)層面的效益。下面,，將這些創(chuàng)新歸納為五大半導(dǎo)體技術(shù)趨勢(shì),。

趨勢(shì)一：摩爾定律將在未來8到10年內(nèi)持續(xù)...

在未來八到十年內(nèi),，CMOS晶體管密度微縮大致將繼續(xù)遵循摩爾定律。這主要得益于極紫外光（EUV）光刻技術(shù)的進(jìn)步,，以及新型器件架構(gòu)的引入,，從而使邏輯標(biāo)準(zhǔn)單元的微縮成為可能。

EUV在7nm技術(shù)節(jié)點(diǎn)引入,，一次曝光步驟即可實(shí)現(xiàn)對(duì)一些最關(guān)鍵芯片結(jié)構(gòu)的圖案化,。在5nm技術(shù)節(jié)點(diǎn)之后（即當(dāng)關(guān)鍵的線后端（BEOL）金屬間距低于28-30nm時(shí)），多圖案EUV光刻技術(shù)變得不可避免,，大大增加了晶圓成本,。最終，我們預(yù)計(jì)高數(shù)值孔徑(highNA)EUV光刻技術(shù)將可用于業(yè)界1nm節(jié)點(diǎn)最關(guān)鍵層的圖案化,。這種技術(shù)將把其中一些層的多重圖案化變?yōu)閱我粓D案化,，緩解成本、良率和周期時(shí)間（圖1）,。

例如,，IMEC通過調(diào)查隨機(jī)缺陷,，為推進(jìn)EUV光刻技術(shù)做出了貢獻(xiàn)。隨機(jī)印刷缺陷是指隨機(jī),、非重復(fù),、孤立的缺陷，如微橋,、局部斷線和缺失或合并的觸點(diǎn),。改進(jìn)隨機(jī)缺陷就可以使用較低劑量曝光，從而提高產(chǎn)量和成本,。我們?cè)噲D理解,、檢測(cè)和減輕隨機(jī)性故障，最近可以報(bào)告隨機(jī)性缺陷的數(shù)量級(jí)改進(jìn),。

為了加速引進(jìn)高NA EUV,，我們正在安裝Attolab--允許在高NA工具可用之前測(cè)試一些高NA EUV的關(guān)鍵材料（如掩膜吸收層和抗蝕劑）。該實(shí)驗(yàn)室的光譜表征工具將使我們能夠在阿托秒（attosecond）的時(shí)間范圍內(nèi)觀察關(guān)鍵的EUV光子與抗蝕劑的反應(yīng),，這對(duì)于理解和緩解隨機(jī)缺陷的形成也很重要,。當(dāng)前，我們已經(jīng)成功地完成了Attolab第一階段的安裝工作，預(yù)計(jì)在未來幾個(gè)月內(nèi)將進(jìn)行高NA EUV曝光,。

除了EUV光刻技術(shù)的進(jìn)步,，摩爾定律的延續(xù)離不開前端線路（FEOL）器件架構(gòu)的創(chuàng)新（圖2）。如今,，F(xiàn)inFET器件是主流的晶體管架構(gòu),，最先進(jìn)的節(jié)點(diǎn)在一個(gè)6軌（6T）標(biāo)準(zhǔn)單元中擁有2個(gè)鰭片。然而,，將FinFET縮減到5T標(biāo)準(zhǔn)單元會(huì)導(dǎo)致鰭片失去優(yōu)勢(shì)，每個(gè)器件在標(biāo)準(zhǔn)單元中只有1個(gè)鰭片,，導(dǎo)致單位面積的器件性能急劇下降,。垂直堆疊的納米片器件被認(rèn)為是下一代器件，是對(duì)器件基底面更有效的利用,。另一個(gè)關(guān)鍵的微縮助推器是埋入式電源軌（BPR）,。這些BPR埋在芯片的FEOL中而不是BEOL中，將釋放出用于布線的互連資源,。

將納米片擴(kuò)展到2納米將受到n-to-p空間的限制,。IMEC將forksheet架構(gòu)設(shè)想為下一代器件。通過用介電墻定義n-to-p空間,，軌道高度可以進(jìn)一步擴(kuò)展,。另一個(gè)有助于提高布線效率的標(biāo)準(zhǔn)單元架構(gòu)演進(jìn)是針對(duì)金屬線的垂直-水平-垂直(VHV)設(shè)計(jì)，而不是傳統(tǒng)的HVH設(shè)計(jì),。最終的標(biāo)準(zhǔn)單元規(guī)?？s小到4T將通過互補(bǔ)FET（CFET）來實(shí)現(xiàn)，通過在p-FET上折疊n-FET或反之,，在單元層面上充分利用第三維度,。

趨勢(shì)二：固定功率下邏輯器件性能提升變慢

通過上述創(chuàng)新，我們預(yù)計(jì)晶體管密度將沿著戈登-摩爾所規(guī)劃的路徑發(fā)展,。但由于無法縮放電源電壓,，固定功率下的節(jié)點(diǎn)到節(jié)點(diǎn)的性能提升--被稱為Dennard微縮--已經(jīng)放緩。全球的研究人員都在尋找彌補(bǔ)這種放緩的方法,，進(jìn)一步提高芯片的性能,。由于改善了電源分配，上述埋入式電源軌有望在系統(tǒng)級(jí)提供性能提升,。此外,，IMEC還著眼于在納米片和forksheet器件中加入應(yīng)力，以及改善中間線（MOL）的接觸電阻,。此外,，由于n型器件和p型器件可以獨(dú)立優(yōu)化，因此順序式CFET器件將為采用高遷移率材料提供靈活性。

溝道中的二維材料如二硫化鎢(WS2)有望提高性能,，因其可實(shí)現(xiàn)比Si或SiGe更積極的柵極長度縮放,。一個(gè)很有前途的基于2D的器件架構(gòu)涉及多個(gè)堆疊片，每個(gè)片子都被柵極堆所包圍,，并從側(cè)面接觸,。仿真表明，這些器件在瞄準(zhǔn)1nm節(jié)點(diǎn)或更小的縮放尺寸上可以超越納米片,。IMEC已在300mm晶圓上演示了具有雙層WS2的雙柵極晶體管,，柵極長度低至17nm。為了進(jìn)一步提高這些器件的驅(qū)動(dòng)電流,，我們非常注重提高溝道生長質(zhì)量,，在這些新型材料中加入摻雜物并提高接觸電阻。我們?cè)噲D通過將物理特性（如生長質(zhì)量）與電氣特性相關(guān)聯(lián),，加快這些器件的學(xué)習(xí)周期,。

除了FEOL，BEOL中的布線擁塞和RC延遲也成為性能提升的重要瓶頸（圖3）,。為了提高通過電阻,，我們正在研究使用Ru或Mo的混合金屬化。我們期望半鑲嵌（damascene）金屬化模塊能夠同時(shí)改善最緊間距金屬層的電阻和電容,。半鑲嵌將允許通過直接圖案化增加金屬線的長寬比（以降低電阻）,，并在金屬線之間使用氣隙作為電介質(zhì)（以控制電容的增加）。同時(shí),，我們篩選各種替代導(dǎo)體,，如二元合金作為“老牌”銅的替代品，進(jìn)一步降低線路電阻,。

趨勢(shì)3：3D技術(shù)實(shí)現(xiàn)的異構(gòu)集成度更高

在工業(yè)領(lǐng)域,，我們看到越來越多的例子是通過利用2.5D或3D連接的異構(gòu)集成來構(gòu)建系統(tǒng)。這些方案有助于解決內(nèi)存墻,，在外形尺寸受限的系統(tǒng)中增加功能,，或提高大型芯片系統(tǒng)的良率。隨著邏輯性能-功耗-面積-成本（PPAC）的放緩,，系統(tǒng)級(jí)芯片（SoC）的智能功能分區(qū)可以為微縮提供另一個(gè)方向,。一個(gè)典型的例子是高帶寬內(nèi)存（HBM）堆棧，由堆疊的動(dòng)態(tài)隨機(jī)存取內(nèi)存（DRAM）芯片組成,，這些芯片通過短的中間件鏈接直接連接到處理器芯片,，如GPU或CPU。最近的例子包括英特爾的LakefieldCPU中的die-on-die堆疊,，或者AMD的7nm Epyc CPU中的中介層上芯片粒,。未來,，我們期望看到更多這樣的異構(gòu)SoC--作為提高系統(tǒng)性能的一種有吸引力的方式。

在IMEC,，我們通過利用我們?cè)诓煌I(lǐng)域（如邏輯,、內(nèi)存、3D......）的創(chuàng)新來實(shí)現(xiàn)SoC層面的優(yōu)勢(shì),。為了將技術(shù)選擇與系統(tǒng)級(jí)性能聯(lián)系起來,，我們建立了一個(gè)名為先進(jìn)技術(shù)的系統(tǒng)基準(zhǔn)測(cè)試（S-EAT）的框架。該框架允許我們?cè)u(píng)估特定技術(shù)選擇對(duì)系統(tǒng)級(jí)性能的影響,。例如：我們能否從緩存層次結(jié)構(gòu)較低的片上內(nèi)存3D分區(qū)中獲益,？如果靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM）被磁性RAM（MRAM）存儲(chǔ)器取代，在系統(tǒng)級(jí)會(huì)發(fā)生什么,？

作為一個(gè)例子,，我們利用這個(gè)平臺(tái)為一個(gè)包含CPU和L1、L2和L3緩存的高性能移動(dòng)SoC找到了最優(yōu)化的分區(qū),。在傳統(tǒng)的設(shè)計(jì)中,，CPU將以平面配置的方式位于緩存旁邊,。我們?cè)u(píng)估了將緩存移動(dòng)到另一個(gè)芯片上,，用3D晶圓鍵合技術(shù)堆疊到CPU芯片的影響。由于現(xiàn)在高速緩存和CPU之間的信號(hào)傳輸距離較短,，可以預(yù)期速度和延遲會(huì)有所改善,。仿真實(shí)驗(yàn)得出的結(jié)論是，將L2和L3緩存移到頂層是最理想的,，而不是只移到L1或同時(shí)移到所有3個(gè)緩存,。

為了在這些更深層次的高速緩存層次中實(shí)現(xiàn)分區(qū)，需要一種高密度的晶圓到晶圓堆疊技術(shù),。我們已經(jīng)展示了700納米互連間距的晶圓到晶圓混合鍵合,，并相信鍵合技術(shù)的進(jìn)步將在不久的將來實(shí)現(xiàn)500納米間距的互連。

異構(gòu)集成是通過3D集成技術(shù)來實(shí)現(xiàn)的,，如使用Sn微凸的晶粒到晶?；蚓Я５焦枰r底堆疊或使用混合Cu鍵的晶粒到硅。最先進(jìn)的Sn微凸間距在生產(chǎn)中已經(jīng)達(dá)到了30μm左右的飽和狀態(tài),。在IMEC,，我們正在突破當(dāng)今可能的界限。我們已經(jīng)展示了一種基于Sn的微凸塊互連方法,，互連間距低至7μm,。這樣的高密度連接充分利用了硅通孔技術(shù)的潛力，使裸片之間或裸片與硅襯底之間的3D互連密度提高了16倍以上,。這使得HBMI/O接口的SoC面積要求大大降低(從6個(gè)減少到1mm²),，并有可能將HBM內(nèi)存棧的互連長度縮短到1mm。使用混合銅鍵合也可以實(shí)現(xiàn)裸片與硅的直接鍵合。利用晶圓到晶圓混合鍵合的經(jīng)驗(yàn),，我們正在開發(fā)晶粒到硅片的混合鍵合,，最小間距為3μm，具有高公差選擇和定位精度,。

隨著SoC的異構(gòu)性越來越強(qiáng),，芯片上的不同功能（邏輯、存儲(chǔ)器,、I/O接口,、模擬......）不需要來自單一的CMOS技術(shù)。對(duì)不同的子系統(tǒng)采用不同的工藝技術(shù),，以優(yōu)化設(shè)計(jì)成本和良率,，可能更有優(yōu)勢(shì)。這種演變也可以滿足更多芯片多樣化和定制化的需求,。

趨勢(shì)4：NAND和DRAM被推到極限,，新興非易失性存儲(chǔ)器崛起

總的存儲(chǔ)器IC市場(chǎng)預(yù)測(cè)表明，相對(duì)于2019年,，2020年存儲(chǔ)器市場(chǎng)持平,，這種演變可能部分與COVID-19的放緩有關(guān)。2021年以后,，該市場(chǎng)有望再次開始增長,。新興的非易失性存儲(chǔ)器市場(chǎng)預(yù)計(jì)將以>50%的年復(fù)合增長率增長--主要由嵌入式磁性隨機(jī)存取存儲(chǔ)器（MRAM）和獨(dú)立相變存儲(chǔ)器（PCM）的需求驅(qū)動(dòng)。

NAND存儲(chǔ)將在未來幾年內(nèi)繼續(xù)逐步擴(kuò)展,，而不會(huì)發(fā)生顛覆性的架構(gòu)變化,。目前最先進(jìn)的NAND產(chǎn)品具有128層的存儲(chǔ)能力。3D擴(kuò)展將繼續(xù)進(jìn)行,，并有可能通過晶圓對(duì)晶圓鍵合實(shí)現(xiàn)更多層數(shù),。IMEC通過開發(fā)低電阻字線金屬（如釕）、研究替代的存儲(chǔ)器電介質(zhì)堆棧,、改善通道電流和確定控制因堆棧層數(shù)增加而產(chǎn)生應(yīng)力的方法,，為這一路線圖做出了貢獻(xiàn)。我們還專注于用更先進(jìn)的FinFET器件取代NAND周圍的平面邏輯晶體管,。我們正在探索采用新型纖鋅礦材料的3D鐵電FET(FeFET)作為3DNAND在高端存儲(chǔ)應(yīng)用中的替代,。作為傳統(tǒng)3D NAND的替代品，我們正在評(píng)估新型存儲(chǔ)器的可行性,。

對(duì)于DRAM來說,，單元縮放速度正在放緩，可能需要EUV光刻技術(shù)來改善圖案,。三星最近宣布為他們的10nm（1a）級(jí)生產(chǎn)EUV DRAM,。除了探索EUV光刻技術(shù)用于關(guān)鍵DRAM結(jié)構(gòu)的圖案化,，IMEC還為真正的3DDRAM解決方案提供組成塊,。而這首先要把存儲(chǔ)器陣列放在外圍之上,。這樣的架構(gòu)要求陣列晶體管采用低熱預(yù)算的沉積半導(dǎo)體,。而這正是低溫銦-鎵-鋅-氧化物（IGZO）系列晶體管進(jìn)入應(yīng)用的原因,。我們已經(jīng)展示了40nm柵極長度的IGZO器件，其Ion/Ioff比>1E12,。而且我們還在繼續(xù)利用擬態(tài)模擬和實(shí)驗(yàn)探索替代的低溫半導(dǎo)體,，以滿足穩(wěn)定性,、移動(dòng)性和可靠性的要求,。最終3D DRAM的實(shí)現(xiàn)還需要將這些材料沉積在拓?fù)渖?。這推動(dòng)了對(duì)原子層沉積（ALD）形成層的需求。最后,，像NAND一樣,，我們著眼于實(shí)現(xiàn)基于FinFET的高k/金屬柵極結(jié)構(gòu)的外部結(jié)構(gòu)，以取代具有聚硅柵極的平面晶體管,。

在嵌入式存儲(chǔ)器領(lǐng)域,，人們正在為理解并最終拆掉所謂的存儲(chǔ)器墻做出重大努力：CPU從DRAM或基于SRAM的高速緩存中訪問數(shù)據(jù)的速度有多快？在多個(gè)CPU內(nèi)核訪問共享緩存的情況下,，如何確保緩存的一致性,？限制速度的瓶頸是什么，如何提高用于獲取數(shù)據(jù)的帶寬和數(shù)據(jù)協(xié)議,？IMEC部署其系統(tǒng)級(jí)模擬器平臺(tái)S-EAT來深入了解這些瓶頸,。該框架還可以評(píng)估作為SRAM替代品的新型存儲(chǔ)器,，以了解各種工作負(fù)載的系統(tǒng)性能,。我們正在研究各種磁性隨機(jī)存取存儲(chǔ)器（MRAM），包括自旋轉(zhuǎn)移矩（STT-MRAM）,、自旋軌道轉(zhuǎn)矩(SOT-MRAM)和壓控磁異性(VCMA-MRAM),，以潛在地取代一些傳統(tǒng)的基于L1、L2和L3的SRAM緩存(圖4),。每一種MRAM存儲(chǔ)器都有其自身的優(yōu)勢(shì)和挑戰(zhàn),，并可能通過提高速度、功耗和/或存儲(chǔ)器密度來幫助我們克服存儲(chǔ)器瓶頸,。為了進(jìn)一步提高密度,，我們還在積極研究可與磁隧道結(jié)集成的選擇器件--磁隧道結(jié)是這些MRAM器件的核心。

圖4.IMEC對(duì)內(nèi)存技術(shù)演進(jìn)的觀點(diǎn)

趨勢(shì)五：邊緣AI芯片產(chǎn)業(yè)的強(qiáng)勢(shì)崛起

邊緣AI在未來5年內(nèi)有望實(shí)現(xiàn)100%以上的增長,，是芯片行業(yè)的最大趨勢(shì)之一,。相對(duì)于云端人工智能，推理功能被嵌入到在網(wǎng)絡(luò)邊緣的物聯(lián)網(wǎng)（IoT）終端上,，如手機(jī),、智能音箱等,。物聯(lián)網(wǎng)設(shè)備與位于相對(duì)較近的邊緣服務(wù)器進(jìn)行無線通信。該服務(wù)器決定哪些數(shù)據(jù)將被發(fā)送到云服務(wù)器（通常是時(shí)間敏感性較低的任務(wù)所需的數(shù)據(jù),，如重新訓(xùn)練）,，哪些數(shù)據(jù)將在邊緣服務(wù)器上處理。

與云端AI相比,，數(shù)據(jù)需要從端點(diǎn)來回移動(dòng)到云端服務(wù)器,，邊緣AI更容易解決隱私問題（圖5）。它還具有響應(yīng)速度快和減少云服務(wù)器工作負(fù)載的優(yōu)勢(shì),。試想一下,，一輛自主汽車需要基于AI做出決策。由于需要非?？焖俚刈龀鰶Q策,，系統(tǒng)無法等待數(shù)據(jù)前往服務(wù)器并返回。由于電池供電的物聯(lián)網(wǎng)設(shè)備通常會(huì)受到功率限制,，這些物聯(lián)網(wǎng)設(shè)備中的推理引擎也需要非常節(jié)能,。

如今，市面上的邊緣AI芯片--邊緣服務(wù)器內(nèi)的芯片--使用快速GPU或ASIC進(jìn)行計(jì)算,，其效率在每瓦特每秒1-100兆次運(yùn)算(Tops/W)的數(shù)量級(jí),。對(duì)于物聯(lián)網(wǎng)的實(shí)現(xiàn)，將需要更高的效率,。IMEC的目標(biāo)是展示10000 Tops/W的推理效率,。

我們正在尋求一種不同的方法，研究模擬計(jì)算內(nèi)存架構(gòu),。這種方法打破了傳統(tǒng)的馮-諾依曼計(jì)算模式,，即基于將數(shù)據(jù)從內(nèi)存發(fā)送到CPU（或GPU）進(jìn)行計(jì)算。通過模擬計(jì)算-內(nèi)存,，計(jì)算是在內(nèi)存框架內(nèi)完成,，節(jié)省了大量來回移動(dòng)數(shù)據(jù)的功耗。2019年,，我們展示了一個(gè)基于SRAM的模擬計(jì)算內(nèi)存單元（以22nm FD-SOI技術(shù)構(gòu)建）,，實(shí)現(xiàn)了1000Tops/W的效率。為了進(jìn)一步提高這個(gè)數(shù)字向10000Tops/W邁進(jìn),，我們正在研究非易失性存儲(chǔ)器,，如SOT-MRAM、FeFET和基于IGZO的存儲(chǔ)器,。

關(guān)于作者

Sri Samavedam擁有麻省理工學(xué)院材料科學(xué)與工程專業(yè)的博士學(xué)位和普渡大學(xué)的碩士學(xué)位,，研究生涯始于德克薩斯州奧斯汀的摩托羅拉公司，從事應(yīng)變硅,、金屬柵極,、高k電介質(zhì)和全耗盡SOI器件的研究,。此前擔(dān)任GlobalFoundries公司的技術(shù)開發(fā)高級(jí)總監(jiān)，領(lǐng)導(dǎo)了14納米FinFET技術(shù)和衍生產(chǎn)品的資格認(rèn)證,，并進(jìn)入量產(chǎn)和7納米CMOS的早期開發(fā),，自2019年8月起擔(dān)任IMEC CMOS技術(shù)高級(jí)副總裁，職責(zé)包括邏輯,、存儲(chǔ)器,、光子學(xué)和3D集成方面的項(xiàng)目。