【摘要】基于EMC角度闡述了一些DDR4在設(shè)計(jì)中的注意要點(diǎn)和規(guī)則,，從硬件原理設(shè)計(jì)和PCB設(shè)計(jì)兩方面入手，要求設(shè)計(jì)工程師遵循一些基本準(zhǔn)則,，以滿足單板級(jí)的EMC需求,。

mm們發(fā)布DDR4產(chǎn)品

0 引言

DDR（雙倍數(shù)率）SDRAM是一種高速CMOS動(dòng)態(tài)隨機(jī)存儲(chǔ)器，通常把DDR SDRAM簡(jiǎn)稱為DDR,。隨著DDR集成度提高,，從DDR1到DDR4速度成倍增加，數(shù)據(jù)頻率的增加也帶來(lái)了嚴(yán)重的SI問(wèn)題,，稍有不慎,，輕則信號(hào)頻率達(dá)不到要求，重則信號(hào)完全不匹配,，引起徹底掛死,。而相對(duì)應(yīng)的，EMC面對(duì)高速信號(hào),，不僅從硬件角度,，軟件角度還要從結(jié)構(gòu)角度去做相應(yīng)的高速設(shè)計(jì)，才可能保證單板級(jí)的EMC設(shè)計(jì),，從而實(shí)現(xiàn)后期預(yù)測(cè)試的理想結(jié)果,。

1 DDR4重要信號(hào)特征

DDR4即為第4代DDR,，JESD79-4A標(biāo)準(zhǔn)詳細(xì)定義了DDR4。本篇抽取部分關(guān)鍵特征作為EMC設(shè)計(jì)參考用,。本部分羅列了DDR4重要信號(hào)PIN,，主要包括DQS、DM,、DQ,、CLK和ADDRESS。許多低速控制PIN并不羅列,。表1為主要PIN功能簡(jiǎn)介,。

2 DDR4的原理設(shè)計(jì)

基于硬件自身的需求設(shè)計(jì)之外，EMC設(shè)計(jì)中需要兼顧高頻領(lǐng)域的濾波,，特別是板級(jí)的DDR4的設(shè)計(jì)更需要考慮兼顧設(shè)計(jì),，這一小節(jié)我們從時(shí)鐘CLOCK本身，以及DQS和各類電源添加相應(yīng)的高頻濾波設(shè)計(jì),。這些設(shè)計(jì)都為后期的整改設(shè)計(jì)提供了預(yù)案伏筆,。

2.1 DDR4的時(shí)鐘原理設(shè)計(jì)
DDR4同DDR3一樣采用差分設(shè)計(jì)，單端阻抗40～50Ω,，差模阻抗75～95Ω,。對(duì)于單板級(jí)CPU有強(qiáng)硬件輸出的CLOCK，需要做就近匹配處理,；在DIMM的設(shè)計(jì)里,，對(duì)于連接器輸出的差分時(shí)鐘對(duì)做同樣的120Ω匹配處理，如圖1所示,。

圖1 DDR4 未用CLOCK匹配電路

DDR4差分時(shí)鐘采用了一個(gè)特別的終端匹配設(shè)計(jì),，如圖2所示，R50 R49分別接差分時(shí)鐘信號(hào)線,，中線抽頭串接一個(gè)0.1uF電容,，再接到上拉電源VDD。R50和R49采用同一阻值,，一般為30Ω或36Ω,，這個(gè)阻值也可以通過(guò)后期的SI仿真來(lái)調(diào)整，同樣,，對(duì)于EMC來(lái)說(shuō),，后續(xù)整改時(shí)也可以用來(lái)調(diào)整。

圖2 DDR4 CLOCK終端匹配電路

DDR4同DDR3一樣在電路結(jié)構(gòu)上并未要求源端口串聯(lián)電阻,，對(duì)于EMC而言,，少了一個(gè)衰減電阻，少了一個(gè)輔助整改手段，特別是板級(jí)設(shè)計(jì)里,，這并不是一個(gè)好消息,。常規(guī)意義上的源端口串聯(lián)匹配電阻在SI中是起匹配作用，對(duì)于EMC而言更重要的是對(duì)無(wú)用信號(hào)的衰減作用,。在DIMM設(shè)計(jì)里,，這一設(shè)計(jì)同樣不存在了。

2.2 DDR4的VDD/VREFCA/ VTT原理設(shè)計(jì)
DDR4最值得驕傲的設(shè)計(jì)就是這個(gè)版本采用了低電壓設(shè)計(jì),，降低了整個(gè)設(shè)計(jì)功耗,。VDD作為DDR４的核心電源，除了硬件需要的基本穩(wěn)壓作用外,，還要考慮低頻濾波,，站在EMC角度需要考慮高頻濾波，所以在設(shè)計(jì)上要增加高頻組合電容,。在單板級(jí)設(shè)計(jì)中,，如果VDD區(qū)域未來(lái)可能離開(kāi)關(guān)電源較遠(yuǎn),，建議在電源平面調(diào)用后采用
AI型濾波的做法,，再做一次濾波處理。如圖3所示,。

圖3 VDD的PAI型濾波電路

如果空間有限的話,，做不了PAI型，那么對(duì)VDD平面上需要增加高頻電容濾波,。這種設(shè)計(jì)方法等同于常見(jiàn)CPU的設(shè)計(jì)方法,，在demo設(shè)計(jì)中幾乎看不到高頻濾波，從EMC角度出發(fā),，主動(dòng)施加高頻濾波電路,。如圖4所示。

圖4 VDD高頻濾波電路

2.3 DDR4的RESET原理設(shè)計(jì)

DDR4的RESET設(shè)計(jì)遵循EMC基本準(zhǔn)則,，主要考慮未來(lái)ESD的影響,，所以在設(shè)計(jì)上會(huì)從電壓和電流兩個(gè)思路控制。DDR4的RESET為CMOS低電平有效,，20%～80%VDD為電壓有效識(shí)別,。同常規(guī)的RESET一樣，DDR4的RESET并未有響應(yīng)速度的要求,，也未見(jiàn)電流的控制,。JEDEC文檔中對(duì)DIMM的RESET做了一個(gè)設(shè)計(jì)，就是基于此考慮,。如圖5所示,，R1的值選型較小，他們推薦100Ω，C1為行業(yè)推薦值100 pF,。

圖5 JEDEC 推薦RESET在DIMM中的設(shè)計(jì)框架

對(duì)于單板DDR4設(shè)計(jì)中,，增加了VDD的上拉，串接的電阻增大到了1 kΩ,。在看門(mén)狗的電路中,，觸發(fā)一側(cè)必須增加一顆10 uF的BULK電容和100 pF的小電容。圖6所示為板級(jí)設(shè)計(jì)推薦電路,。

圖6 RESET推薦電路

在所有的SDRAM顆粒的RESET 原理圖PIN處施加100 pF電容,，如圖7所示。

圖7 SDRAM中 RESET PIN推薦電路

3 DDR4的PCB設(shè)計(jì)
PCB部分的EMC設(shè)計(jì)是EMC設(shè)計(jì)的重要一環(huán),，除了基本的SI要求外,，還要附加EMC要求。現(xiàn)代的高速設(shè)計(jì)里,，一個(gè)好的SI設(shè)計(jì)就可以解決大部分的EMC問(wèn)題,。許多EMC設(shè)計(jì)理論都是基于SI理論，EMC后期設(shè)計(jì)中可能會(huì)基于SI重新調(diào)整一些思路,。減少電場(chǎng)耦合,，增大衰減這兩大手段都會(huì)用于后期的EMC整改設(shè)計(jì)。

3.1 DDR4的時(shí)鐘PCB設(shè)計(jì)
在原理設(shè)計(jì)部分已經(jīng)描述了時(shí)鐘電路,，這一部分會(huì)規(guī)定一些規(guī)則,，用于PCB設(shè)計(jì)，以滿足EMC及SI的需求,。120Ω預(yù)留封裝需要靠近CLK腳放置,，請(qǐng)盡量放置于BOTTOM。DIMM中未用時(shí)鐘匹配電阻,，靠近連接器放置。CLOCK作為EMC噪聲源主要源頭在PCB設(shè)計(jì)中屬于重點(diǎn)關(guān)注對(duì)象,，DDR4的整個(gè)時(shí)鐘走線，在表層走線非常少,，在6層板結(jié)構(gòu)中,，請(qǐng)主動(dòng)放置在第3層,，末端匹配電路放置在TOP層，且靠近SDRAM的CLOCK腳,。在4層板結(jié)構(gòu)中,，只能走TOP層,，屬于非常危險(xiǎn)的疊層結(jié)構(gòu),，這種單板設(shè)計(jì)疊層一般不推薦,，后期SI和EMC都會(huì)有大問(wèn)題,。在JEDEC規(guī)范中,，DDR4的時(shí)鐘線與地址線以及控制線相互關(guān)聯(lián),，且有等長(zhǎng)要求,。EMC常規(guī)要求時(shí)鐘線越短越好,，在DDR4里做不到,，需要整體考慮,。走線時(shí)既要保證時(shí)鐘線與其他線的等長(zhǎng)（地址線,、控制線），還要與其他線保持一定的耦合距離（至少4 W），還要兼顧蛇形等長(zhǎng)繞線，一定要多次嘗試調(diào)整,。在8層板以上結(jié)構(gòu)中,，CLOCK靠近IC這一側(cè),，控制整個(gè)輸出環(huán)路,，比如SDRAM在TOP層,，那么時(shí)鐘就走在第3層,，如果SDRAM在BOTTOM層，那么時(shí)鐘就會(huì)走在倒數(shù)第3層。

JEDEC規(guī)范中DDR4的時(shí)鐘參考的印象參考面（imagineplane）采用了VDD平面,，而不是我們EMC傳統(tǒng)設(shè)計(jì)概念里的GND平面,。其實(shí)當(dāng)出現(xiàn)DDR4的EMC測(cè)試不能通過(guò)時(shí),，可以嘗試恢復(fù)傳統(tǒng)的設(shè)計(jì)。這一參考平面的設(shè)計(jì)帶來(lái)的一個(gè)變化就是在PCB第3層完整的GND平面上SDRAM區(qū)域出現(xiàn)了VDD平面,，顯得GND平面不完整,。所以這一區(qū)域要嚴(yán)格劃分，以防其他線跨越這個(gè)區(qū)域,。

單顆粒SDRAM的差分時(shí)鐘對(duì)的過(guò)孔數(shù)請(qǐng)不要超過(guò)3對(duì),，按照我們上述的規(guī)范可以全部控制在2對(duì),。在系統(tǒng)設(shè)計(jì)中,，能采用板內(nèi)SDRAM設(shè)計(jì)的堅(jiān)決不用DIMM結(jié)構(gòu)，雖然看起來(lái)比較模塊化,。DIMM模塊化設(shè)計(jì)不適合要求很高的終端產(chǎn)品的設(shè)計(jì),，DIMM設(shè)計(jì)很大程度上依賴于結(jié)構(gòu)的EMC設(shè)計(jì)來(lái)降低EMC風(fēng)險(xiǎn),。DDR4的差分時(shí)鐘建議采用單端50Ω阻抗來(lái)設(shè)計(jì),，除了上文提到的4W規(guī)則之外，差分時(shí)鐘還要遠(yuǎn)離分割平面的邊緣,，特別是VDD平面與GND平面之間的壕溝,，至少避讓40mils距離,。差分時(shí)鐘嚴(yán)格按照差分線對(duì)來(lái)走線,，誤差控制在±5mils。

圖8為某DIMM的DDR4設(shè)計(jì),，差分時(shí)鐘嚴(yán)格參考VDD平面,。圖9為某單板級(jí)DDR4設(shè)計(jì)，差分時(shí)鐘走線的周圍采用VDD屬性,，正向參考GND平面,。

圖8 某DIMM的差分時(shí)鐘走線

圖9 某單板級(jí)的差分時(shí)鐘走線

3.2 DDR4的VDD電源的PCB設(shè)計(jì)
在EMC的常規(guī)設(shè)計(jì)規(guī)范里,，針對(duì)電源有一條法則：永遠(yuǎn)不要將電源走成細(xì)線，盡量走成平面,。

VDD作為地址和控制總線的參考平面,，在PCB設(shè)計(jì)中我們要保證VDD在數(shù)據(jù)總線正下文是完整的。圖10為DIMM結(jié)構(gòu)中VDD平面與GND平面,，圖中上方為VDD平面,，處于SDRAM上半部分，即地址總線和控制總線部分,；圖中下方為GND平面,，處于SDRAM下半部分，即為數(shù)據(jù)總線部分,。中間有一條2個(gè)平面之間的壕溝,。如果為單板級(jí)PCB設(shè)計(jì)中的VDD平面。VDD平面使用的濾波電容請(qǐng)按大小組合,，均勻放置在平面上,，且靠近IC對(duì)應(yīng)的PIN處。

圖10 某DIMM PCB中VDD平面與GND平面

3.3 DDR4的RESET的PCB設(shè)計(jì)

RESET的PCB設(shè)計(jì)中對(duì)濾波電容的位置非常有講究,，對(duì)于各SDRAM顆粒而言,，其對(duì)應(yīng)的100 pF電容請(qǐng)放置在IC的正下方對(duì)應(yīng)的RESET PIN處?？撮T(mén)狗側(cè)的濾波電容請(qǐng)放置在看門(mén)狗這一側(cè),。

4 結(jié)束語(yǔ)

DDR4從誕生開(kāi)始就決定了它的明星地位，高容量高速率低功耗,。這些都是現(xiàn)代科技的高速發(fā)展成果,，速率的提升，對(duì)于設(shè)計(jì)人員來(lái)說(shuō),，高的速率帶來(lái)一系列的SI問(wèn)題,。EMC問(wèn)題也隨之而來(lái)，設(shè)計(jì)人員需要同時(shí)考慮SI和EMC性能,。如何對(duì)兩者做最大的兼容設(shè)計(jì),？而成本的壓力會(huì)壓縮SI和EMC的設(shè)計(jì)裕量。DDR4作為一顆高速顆粒,，因其1GHz以上的工作頻率成為EMC工程師重點(diǎn)關(guān)注的對(duì)象,。從設(shè)計(jì)之初就需要對(duì)它做重點(diǎn)考慮。

本文以DDR4的基本信號(hào)入手,，羅列了各自對(duì)應(yīng)的設(shè)計(jì)電路,，更是以高頻高速的理論去做前期設(shè)計(jì)，減少后期的設(shè)計(jì)成本,。本文總結(jié)了DDR4的3個(gè)同：

敲黑板,，劃重點(diǎn)：

同組,、同進(jìn)同出、同層,。

同組：DDR4分為兩大組,，數(shù)據(jù)組和地址控制組。每一組信號(hào)原理上已經(jīng)做了對(duì)應(yīng)編碼,，設(shè)計(jì)上就必須把他們放在一起,，適用同樣的規(guī)則。
同進(jìn)同出：要求每一組信號(hào)線在PCB走線時(shí),，必須共同進(jìn)退,，同時(shí)換層。
同層：要求每一組信號(hào)線必須參考同一層,，提供高頻回流參考平面,，盡量同一層走線，即便是換層,，也要換在一層而走線的層必須共同參考同一平面,。EMC設(shè)計(jì)的根本理念是設(shè)計(jì)在先，整改在后,。