為什么要進行芯片測試?

芯片測試是一個比較大的問題，直接貫穿整個芯片設(shè)計與量產(chǎn)的過程中,。

首先芯片fail可以是下面幾個方面：

1. 功能fail,，某個功能點點沒有實現(xiàn)，這往往是設(shè)計上導致的,，通常是在設(shè)計階段前仿真來對功能進行驗證來保證,，所以通常設(shè)計一塊芯片，仿真驗證會占用大約80%的時間,。

2. 性能fail,，某個性能指標要求沒有過關(guān)，比如2G的cpu只能跑到1.5G,，數(shù)模轉(zhuǎn)換器在要求的轉(zhuǎn)換速度和帶寬的條件下有效位數(shù)enob要達到12位,，卻只有10位,，以及l(fā)na的noise figure指標不達標等等,。這種問題通常是由兩方面的問題導致的，一個是前期在設(shè)計系統(tǒng)時就沒做足余量,，一個就是物理實現(xiàn)版圖太爛,。這類問題通常是用后仿真來進行驗證的。

3. 生產(chǎn)導致的fail,。這個問題出現(xiàn)的原因就要提到單晶硅的生產(chǎn)了,。學過半導體物理的都知道單晶硅是規(guī)整的面心立方結(jié)構(gòu)，它有好幾個晶向,，通常我們生長單晶是是按照111晶向進行提拉生長,。但是由于各種外界因素，比如溫度,，提拉速度,，以及量子力學的各種隨機性，導致生長過程中會出現(xiàn)錯位,，這個就稱為缺陷,。

缺陷產(chǎn)生還有一個原因就是離子注入導致的，即使退火也未能校正過來的非規(guī)整結(jié)構(gòu),。這些存在于半導體中的問題,，會導致器件的失效，進而影響整個芯片,。所以為了在生產(chǎn)后能夠揪出失效或者半失效的芯片,，就會在設(shè)計時加入專門的測試電路,，比如模擬里面的testmux，數(shù)字里面的scan chain（測邏輯）,，mbist（測存儲）,，boundry scan（測io及binding），來保證交付到客戶手上的都是ok的芯片,。而那些失效或半失效的產(chǎn)品要么廢棄,，要么進行閹割后以低端產(chǎn)品賣出。

這些芯片fail要被檢測出來,，就必須要進行芯片測試了,。

芯片測試在什么環(huán)節(jié)進行?

現(xiàn)在芯片面積越來越大，測試相當具有挑戰(zhàn)性,。所以如何測試其實是一門很深的學問,。由于信號過多，不可能把每個信號都引出來測試,，所以肯定在設(shè)計的時候就要做可測性實際,，就是DFT。

DFT簡而言之,，DFT就是通過某種方法間接觀察內(nèi)部信號的情況,，例如scan chain之類。然后通過特定的測試儀器來測試——這種儀器不是簡單的示波器,，它要能產(chǎn)生各種測試波形并檢測輸出,，所以一套平臺大概要上百萬。而且這些DFT比較適合于小芯片,，大芯片像CPU之類的還會使用內(nèi)建自測試（built-in self test）,，讓芯片自己在上電后可以執(zhí)行測試，這樣就大大減小了測試人員的工作量,。

DFT測試通過之后,，就到正式的芯片測試環(huán)節(jié)了。

一般是從測試的對象上分為WAT,、CP,、FT三個階段，簡單的說, 因為封裝也是有cost的, 為了盡可能的節(jié)約成本, 可能會在芯片封裝前, 先進行一部分的測試, 以排除掉一些壞掉的芯片. 而為了保證出廠的芯片都是沒問題的, final test也即FT測試是最后的一道攔截, 也是必須的環(huán)節(jié).

WAT: Wafer Acceptance Test,，是晶圓出廠前對testkey的測試,。采用標準制程制作的晶圓，在芯片之間的劃片道上會放上預先一些特殊的用于專門測試的圖形叫testkey,。這跟芯片本身的功能是沒有關(guān)系的,，它的作用是Fab檢測其工藝上有無波動。因為代工廠只負責他自己的工作是無誤的,，芯片本身性能如何那是設(shè)計公司的事兒,。只要晶圓的WAT測試是滿足規(guī)格的,，晶圓廠基本上就沒有責任。如果有失效,，那就是制造過程出現(xiàn)了問題,。

WAT的測試結(jié)果多用這樣的圖表示:

CP:Circuit Probe，是封裝前晶圓級別對芯片測試,。這里就涉及到測試芯片的基本功能了,。不同項目的失效，會分別以不同顏色表示出來,。失效的項目反映的是芯片設(shè)計的問題,。

通過了這兩項后, 晶圓會被切割. 切割后的芯片按照之前的結(jié)果分類. 只有好的芯片會被送去封裝廠封裝. 封裝的地點一般就在晶圓廠附近, 這是因為未封裝的芯片無法長距離運輸. 封裝的類型看客戶的需要, 有的需要球形BGA, 有的需要針腳, 總之這一步很簡單, 故障也較少. 由于封裝的成功率遠大于芯片的生產(chǎn)良品率, 因此封裝后不會測試.

FT:Final test，封裝完成后的測試,，也是最接近實際使用情況的測試,，會測到比CP更多的項目，處理器的不同頻率也是在這里分出來的,。這里的失效反應(yīng)封裝工藝上產(chǎn)生的問題,，比如芯片打線不好導致的開短路。

FT是工廠的重點,，需要大量的機械和自動化設(shè)備,。它的目的是把芯片嚴格分類。以Intel的處理器來舉例,，在FinalTest中可能出現(xiàn)這些現(xiàn)象：

1. 雖然通過了WAT,，但是芯片仍然是壞的,。

2. 封裝損壞,。

3. 芯片部分損壞。比如CPU有2個核心損壞,，或者GPU損壞,，或者顯示接口損壞等。

4. 芯片是好的,，沒有故障,。

這時，工程師需要和市場部一起決定,，該如何將這些芯片分類,。打比方說，GPU壞了的,，可以當做無顯示核心的'賽揚'系列處理器,。如果CPU壞了2個的，可以當'酷睿i3'系列處理器,。芯片工作正常,，但是工作頻率不高的,，可以當'酷睿i5'系列處理器。一點問題都沒有的,，可以當'酷睿i7'處理器,。

那這里的FinalTest該怎樣做?

以處理器舉例，F(xiàn)inalTest可以分成兩個步驟：

1. 自動測試設(shè)備(ATE)

2. 系統(tǒng)級別測試(SLT)

2是必要項,，1一般小公司用不起,。

ATE的測試一般需要幾秒，而SLT需要幾個小時,，ATE的存在大大的減少了芯片測試時間,。

ATE負責的項目非常之多，而且有很強的邏輯關(guān)聯(lián)性,。測試必須按順序進行,，針對前列的測試結(jié)果，后列的測試項目可能會被跳過,。這些項目的內(nèi)容屬于公司機密,，比如電源檢測，管腳DC檢測,，測試邏輯(一般是JTAG)檢測,，burn-in，物理連接PHY檢測,，IP內(nèi)部檢測(包括Scan,，BIST，F(xiàn)unction等),，IP的IO檢測(比如DDR,，SATA，PLL,，PCIE,，Display等)，輔助功能檢測(比如熱力學特性,，熔斷等),。

這些測試項都會給出Pass/Fail，根據(jù)這些Pass/Fail來分析芯片的體質(zhì),，是測試工程師的工作,。

SLT在邏輯上則簡單一些，把芯片安裝到主板上,，配置好內(nèi)存,，外設(shè)，啟動一個操作系統(tǒng),，然后用軟件烤機測試,，記錄結(jié)果并比較,。另外還要檢測BIOS相關(guān)項等。

圖片是測試廠房的布置

而所有的這些工作,，都需要芯片設(shè)計工程師在流片之前都設(shè)計好,。測試工作在芯片內(nèi)是由專屬電路負責的，這部分電路的搭建由DFT工程師來做,，在流片后,，DFT工程師還要生成配套輸入矢量，一般會生成幾萬個,。這些矢量是否能夠正常的檢測芯片的功能,，需要產(chǎn)品開發(fā)工程師來保證。此外還需要測試工程師,，產(chǎn)品工程師,，和助手來一同保證每天能夠完成幾萬片芯片的生產(chǎn)任務(wù)不會因為測試邏輯bug而延遲。

考慮到每一次測試版本迭代都是幾十萬行的代碼,，保證代碼不能出錯,。需要涉及上百人的測試工程師協(xié)同工作，這還不算流水線技工,，因此測試是費時費力的工作,。實際上，很多大公司芯片的測試成本已經(jīng)接近研發(fā)成本,。

WAT與FT比較

WAT需要標注出測試未通過的裸片（die）,，只需要封裝測試通過的die。
FT是測試已經(jīng)封裝好的芯片（chip）,，不合格品檢出,。
WAT和FT很多項目是重復的，F(xiàn)T多一些功能性測試,。

WAT需要探針接觸測試點（pad）,。測試的項目大體有：

1. 開短路測試（Continuity Test）

2. 漏電流測試（Stress Current Test）

3. 數(shù)字引腳測試（輸入電流電壓、輸出電流電壓）

4. 交流測試（scan test）功能性測試

所以如果有什么大問題,，設(shè)計階段就解決了（或者比較慘的情況下放棄產(chǎn)品，重新設(shè)計）,。如果生產(chǎn)過程有大的問題,，從圓片測試開始也層層篩選掉了。所以剩下的芯片都是精英中的精英,，一眼看過去都是完美的成品,。

接著主要由探針測試來檢驗良率，具體是通過專業(yè)的探針上電,，做DFT掃描鏈測試,。這些掃描鏈是開始設(shè)計時就放好的,，根據(jù)設(shè)計的配置，測試機簡單的讀取一下電信號就之后這塊芯片是不是外強中干的次品,。

其實好的,、成熟的產(chǎn)品，到這一步良品率已經(jīng)很高了（98%左右）,，所以更多時候抽檢一下看看這個批次沒出大簍子就行了,。

具體芯片測試項目流程如下

1. 接到客戶的芯片資料，通常是正在開發(fā)的芯片,，資料嚴格保密,，有時候芯片還在design階段就會開始聯(lián)系合作的測試公司開始準備測試項目，以縮短整個開發(fā)周期,；

2. 根據(jù)芯片資料設(shè)計測試方案（test plan）,，這個過程經(jīng)常會有芯片功能或者邏輯不明確的地方，所以需要與設(shè)計工程師反復溝通review,。

3. 根據(jù)測試方案需要設(shè)計硬件接口電路板（DIB：Device Interface Board）,。

4. 根據(jù)測試方案開發(fā)軟件程序，如果項目巨大會分成多個module由多名工程師合作完成,。3和4一般會同步進行,。

5. 第3和4步準備好后，就開始在tester上進行調(diào)試,，一般是在測試公司的demo room進行,。Bin1后release到工廠開始產(chǎn)線調(diào)試。

6. 以上各步驟偶爾會出現(xiàn)錯誤,，就需要不斷調(diào)整返回到出現(xiàn)錯誤的地方更正,。我經(jīng)歷的最嚴重的錯誤是發(fā)現(xiàn)芯片設(shè)計有問題，項目推倒重來,。

7. final release

上幾張測試照片給大家一個感性認識

以上是WAP測試

以上是CP測試

以上是FT測試

當然具體是研發(fā)過程更為復雜和折騰,，這里就不一一展開了。

最后說一下,，測試非常辛苦,，芯片可測性設(shè)計以及測試方法論是非常重要也非常深刻的話題。歡迎各位芯粉留言討論,。