4.1 系統(tǒng)主電路

本系統(tǒng)硬件電路通過Protel99軟件，采用層次設計的方法設計,。系統(tǒng)主電路如圖4.1所示,，由微處理器、數(shù)字邏輯平臺,、輸入控制,、A、B通道輸入處理,、C通道輸入處理,、整形、AD轉(zhuǎn)換,、采樣時序控制,、RS232,、鍵盤顯示、存儲器擴展,、電源等模塊構(gòu)成,。下面分模塊介紹硬件電路。

 4.2 微處理器電路

該電路主要由PHILIPS公司生產(chǎn)的ARM 32位微處理器LPC2105,、8位單片機P89C51RD2,、USB接口芯片PDIUSBD12和單片機復位電路構(gòu)成，如圖4.2所示,。

LPC2105有32個可配置的I/O引腳,，其中13（TXD0）、14（RXD0）腳用來聯(lián)接RS232接口,，9（TMS）,、10（TCK）、15（TDI）,、16（TDO）腳用于仿真下載,，8（TRST）用于復位，其余的I/O引腳(P0.[2..6])與FPGA連接,。此外用余仿真下載的還有6（RST）和26（RTCK）腳以及電源,。單片機P89C51RD2的P1口直接與FPGA相連，P0口與USB接口芯片PDIUSBD12及FPGA相連,，P2口的高4位與FPGA相連,，低4位則用于讀取C通道A/D轉(zhuǎn)換器ADS1121的采樣數(shù)據(jù)。

USB接口芯片PDIUSBD12的其它鎖存,、選通,、復位等功能引腳與FPGA相連。

本系統(tǒng)的單片機復位電路如圖4.3所示,，為了提高單片機的可靠性,，使用了專用微處理器電源監(jiān)控芯片MAX708S。J17是一個手動復位開關(guān),。

4.3  A,、B通道輸入處理電路

模擬輸入通道的性能直接影響整個系統(tǒng)的性能。很多實力雄厚的大公司模擬電路都采用專們設計的IC芯片,，使電路的設計不但簡單而且可靠性高,。我們雖然沒有這樣的條件，但通過大量的查找,在數(shù)千片的通用IC芯片中選擇出了一些功耗低而性能高的器件,，如:AD8009,、AD8014、AD8063等等,，通過大量的仿真和實驗完成了模擬輸入通道的設計,。

A,、B輸入通道為對稱輸入通道，能分別對±100Vpp的電壓信號進行調(diào)理,，輸出-0.5V~+0.5V范圍內(nèi)適合A/D轉(zhuǎn)換器采樣的電壓,，40dB模擬帶寬可達100MHz。A,、B輸入通道電路原理圖如圖4.4所示,，通道由衰減器、輸入耦合電路,、 限幅器,、電壓跟隨器、可變增益放大器,、儀用放大器,、輸出保護器、觸發(fā)電路以及控制電路構(gòu)成,，能完成對輸入信號的耦合方式、衰減放大,、保護控制,、觸發(fā)控制及阻抗變換等功能。下面以A通道為例分塊進行介紹：

4.3.1 衰減器

由于被測信號的電壓為-100V ~ +100V,，跨度較大,，而A/D轉(zhuǎn)換器AD9288的模擬輸入電壓范圍為-0.5V ~ +0.5V，其它集成運算放大器能處理的模擬信號電壓范圍也只有-5V ~ +5V,，因此需要在輸入電路的前端設計一個衰減電路,。衰減電路如圖4.5所示，該電路由三個能分別衰減100倍,、10倍和1倍的阻容衰減網(wǎng)絡和3個光電繼電器AQW214構(gòu)成,。該光電繼電器的驅(qū)動電流不超過5mA，體積也較小,，而普通繼電器的驅(qū)動電流在60mA以上,，體積較大。實際上每個AQW214芯片里面集成了2個獨立的光電繼電器,。系統(tǒng)通過GA0,、GA1、GA2三個端口使這3個AQW214芯片在同一時刻只有其中1個芯片里面的兩個繼電器導通而且是同時導通,，以此來選擇不同的衰減網(wǎng)絡,。采用這種方法設計可變衰減網(wǎng)絡的優(yōu)點是實現(xiàn)容易，調(diào)試也較簡單,。三個衰減網(wǎng)絡的輸入阻抗均設計成1MΩ,、≤20pF,，因此系統(tǒng)的輸入阻抗為1MΩ、≤20pF,。

本電路采用著名的Multisim2001模數(shù)混合多功能仿真軟件進行了仿真,，仿真的信號源采用頻率為100MHz、峰值為5V的正弦波,。100倍衰減網(wǎng)絡仿真如圖4.6所示,，10倍衰減網(wǎng)絡仿真如圖4.7所示。從游標1和游標2的示數(shù)上看,，本衰減網(wǎng)絡的設計達到了預定的要求,。

4.3.2 輸入耦合電路

系統(tǒng)有直流耦合和交流耦合2種輸入耦合方式。輸入耦合電路如圖4.8所示,，系統(tǒng)通過OUHEA端口控制光電繼電器是否將電容C121兩端短路,，以此來選擇輸入耦合方式。

4.3.3 限幅與電壓跟隨器

限幅與電壓跟隨器如圖4.9所示,。為了防止過高的電壓損壞集成運放,，在通道信號進入集成運放處理前必須加一個限幅電路。信號由輸入耦合電路通過AIN7端進入由C130,、C131,、R119、D11,、D12構(gòu)成的限幅電路,，信號進入U28的+IN端時被限定在-0.7V~+0.7V，從而起到了保護集成運放的作用,。電壓跟隨器由U28（AD8063）和R120組成,。AD8063的大信號幅頻特性曲線如圖4.10所示，當 增益G=1時它在100MHz以內(nèi)的線性都非常好,，它的輸入阻抗為13MΩ,、1pF，-3dB帶寬300MHz（G=1）,，而功耗僅為6.8mA,，因此非常

適合用作電壓跟隨器。

4.3.4 可變增益放大器  

可變增益放大器原理如圖4.11所示,，通道信號通過電壓跟隨器后經(jīng)限流電阻R121進入AD8009和ADG452構(gòu)成二級可變增益放大器,。AD8009是ANALOG公司生產(chǎn)的一款性能極高的集成運放，它的轉(zhuǎn)換速率高達5500V /uS,， -3dB帶寬可達1GHz（G=1）,，±5V供電，而功耗僅為14mA。它的大信號幅頻特性曲線如圖4.12所示,，當增益G=10的時候在100MHz以內(nèi)它的線性都非常的好,，缺點是它的輸入阻抗比較小。因此非常適于作為中間放大級電路,。

ADG452是模擬開關(guān)芯片,，它的內(nèi)部含有4個獨立的SPST（單刀單擲開關(guān)），導通電阻僅4Ω,，可用±5V電源供電,，能通過正負信號。系統(tǒng)通過GA3~GA6和GA7~GA10端口來控制AD8009的反饋電阻,，以此來選擇該二級放大器的增益值,。該二級放大器可以對信號放大1、5,、10,、25、50或100倍,。

4.3.5 儀用放大器與輸出保護器

通道信號通過二級放大電路處理后是個單端信號,，而A/D轉(zhuǎn)換器AD9288的模擬輸入信號要求是差分信號。如圖4.13這里采用由2片AD8014芯片構(gòu)成的儀用放大器,，可以將由TA1輸出的單端信號變成差分信號從OUTA+,、OUTA-端輸出，并且儀用放大器有很好的抑制共模信號的作用,，可以提高A/D轉(zhuǎn)換器處理信號的信噪比。AD8014的轉(zhuǎn)換速率高達4000V /uS,， -3dB帶寬可達400MHz（G=1）,，它的功耗極小僅1.15mA，但是輸入阻抗較小,，因此適合作后級放大器,。為了防止過高的電壓損壞AD9288，在儀用放大器后加了1個輸出保護電路,。輸出保護電路是由R146,、R147、D33,、D34,、D35、D36構(gòu)成的一個限幅電路,，可以將輸出電壓限制在-0.7V~+0.7V的范圍內(nèi),。

4.3.6 觸發(fā)電路

觸發(fā)電路如圖4.14所示。經(jīng)過調(diào)理后的A通道信號從TA1端輸入,，B通道信號從TB1端輸入,。光電繼電器U57 AQW214則用來選擇觸發(fā)源是A通道信號還是B通道信號,。系統(tǒng)有直流、交流,、高頻抑制,、低頻抑制4種觸發(fā)耦合方式，通過控制模擬開關(guān)U14 ADG452的CCF0~CCF3端口來選擇,。由比較器AD8561及其外圍電路構(gòu)成的電壓比較電路是觸發(fā)電路的核心,。系統(tǒng)通過FPGA輸出的3.3V脈寬調(diào)制信號從CHUFADA端經(jīng)過

R190、C172,、R243構(gòu)成的低通濾波后由R244輸入AD8561的-IN端作為觸發(fā)電路的基準觸發(fā)電壓,。觸發(fā)電路通過CHUFAS端將觸發(fā)信號輸入FPGA的觸發(fā)控制模塊。

4.4  C通道輸入處理電路

       C輸入通道為多功能輸入通道,，系統(tǒng)通過控制繼電器矩陣來選擇不同的模塊測量電壓,、電流或二極管的通斷和電阻，測得的值通過24bits分辨率的A/D轉(zhuǎn)換器ADS1121采樣后送單片機P89C51RD2進行處理,。C輸入通道電路原理圖如圖4.15所示,。

4.5 采樣時序產(chǎn)生電路

該電路產(chǎn)生AD9288的采樣時鐘,主要由兩片MC12429構(gòu)成，電路如圖4.16所示,。MC12429是摩托羅拉公司生產(chǎn)的一款通用合成時鐘源,。MC12429的內(nèi)部結(jié)構(gòu)框圖如圖4.18所示，它內(nèi)部的VCO（壓控振蕩器）能產(chǎn)生200~400MHz的頻率,。差分的PECL信號輸出可以配置為VCO輸出的1,、2、4,、8分頻,。當采用16.000MHz的外部石英晶振時，OSC（振蕩器）提供給PHASE DETECTOR（相位檢波器）的基準頻率為1MHz,，所以當DIV N=1（分頻器N=1）時,，輸出頻率的程控步長為1MHz。它內(nèi)部的PLL（鎖相環(huán)）是完整的,，無需連接外圍器件,。

MC12429的輸入出頻率可以通過下面的公式來計算：

FOUT=（F_XTAL÷16）×M÷N  （2）

F_XTAL 是晶體振蕩器的頻率，M是內(nèi)部PLL環(huán)路的分頻系數(shù),，N是輸出分頻器的分頻系數(shù),。當采用16.000MHz的晶體振蕩器時

FOUT=M÷N  （3）

M、N的值既可通過并口也可通過串口來控制,，控制時序如圖4.17所示,。

    MC12429的TEST（Pin 20）引腳是一個多功能的CMOS輸出端，它可以通過串行輸入的低三位（T2、T1,、T0）進行配置,。配置結(jié)果如下表所示：

T2	T1	T0	TEST（Pin 20）
0	0	0	SHIFT REGISTER OUT(移位寄存器輸出)
0	0	1	HIGH（輸出高電平）
0	1	0	FREF（鎖相環(huán)基準頻率）
0	1	1	M COUNTER OUT（M計數(shù)器輸出）
1	0	0	FOUT（以CMOS電平輸出FOUT）
1	0	1	LOW（輸出低電平）
1	1	0	MCNT（鎖相環(huán)旁路模式）
1	1	1	FOUT/4（以CMOS電平輸出FOUT/4）

由于AD9288要求采樣時鐘為CMOS電平，而MC12429的FOUT端輸出的是PECL電平的信號,，因此AD9288的采樣時鐘不能直接由MC12429的FOUT端輸出,，而從TEST端采用FOUT/4模式(T[2..0]=111)輸出。

4.6  A,、B通道A/D轉(zhuǎn)換電路

A,、B通道的A/D轉(zhuǎn)換電路，由一片A/D轉(zhuǎn)換芯片AD9288和兩片F(xiàn)IFO存儲器IDT72V261LA10A構(gòu)成,，電路原理圖見圖4.19,。該部分為數(shù)據(jù)采集系統(tǒng)的核心電路。AD9288是ANALOG公司生產(chǎn)的,，片內(nèi)集成了2個獨立的8bits,，100MPS的A/D轉(zhuǎn)換器。芯片工作電壓低為 2.7V~3.6V,，最大功耗僅180mW,，模擬輸入電壓范圍為-0.5V~+0.5V，產(chǎn)生3.3V CMOS/TTL兼容輸出,。其它性能包括：47.5dB 信噪比（10.3M）,，475MHz 模擬帶寬，內(nèi)置1.25V 電壓基準,，工作溫度范圍-40℃～85℃,。AD9288的模擬輸入來自A、B輸入處理電路的差分輸出,，它的采樣時鐘來自采樣時序產(chǎn)生電路,。

IDT72V261LA10是9bits，16K的FIFO存儲器,，在3.3V的低電壓下也可正常工作，最快存儲速度可達6nS,，滿足AD9288最高采樣速率100MS/s（10nS）的要求,。帶有讀寫時鐘控制器，讀時鐘與寫時鐘相互獨立,，互不干擾,。可工作在IDT標準模式或第一個數(shù)據(jù)直通模式（FWFT）,。當沒有任何操作時,，芯片可自動進入低功耗狀態(tài)。因為AD9288輸出的是8bits的數(shù)據(jù)， IDT72V261LA10是9bits 的FIFO存儲器,，因此IDT72V261LA10的D8位是接地的,。IDT72V261LA10的讀時鐘線、控制,、狀態(tài),、數(shù)據(jù)總線都直接與FPGA相連。它的寫時鐘則即可以由采樣時序產(chǎn)生電路提供（與AD9288為同一時鐘）,，也可以由FPGA內(nèi)部的FIFO讀寫控制模塊提供（由另一時鐘源經(jīng)FPGA讀寫控制模塊內(nèi)部分頻的時鐘）,。

4.7 輸入控制電路

   輸入控制電路見圖4.20，主要由CPLD芯片EPM3128ATC100-10,、用作CPLD I/O腳限流的15個排阻（22*4）和一個光電繼電器AQW214構(gòu)成,，用來控制A、B輸入通道的輸入耦合方式和增益值,、觸發(fā)電路的觸發(fā)源和觸發(fā)方式,、C通道的繼電器矩陣以及時序產(chǎn)生電路。光電繼電器AQW214則是用來控制FIFO的寫時鐘與AD9288的采樣時鐘為相同時鐘的,。輸入控制電路是數(shù)字邏輯平臺的一部分,，CPLD是作為FPGA的擴展芯片來設計的，它們通過數(shù)據(jù)總線CA[0..3],、地址總線CD[0..7]和CRD,、CRW讀寫控制線相連。

CPLD芯片EPM3128ATC100-10有72個可配置的I/O引腳,，它們的分配如下表所示：

I/O引腳	網(wǎng)絡標號	配置
1	DXA	控制A通道FIFO寫時鐘是否與采樣時鐘同源一致
92~94,、96~100 2	MA[0..8]	寫入A通道時序產(chǎn)生電路U52 MC12429 的M值（并行方式）
5、6	NA[0..1]	寫入A通道時序產(chǎn)生電路U51 MC12429 的N值（并行方式）
7~10,、12~14 16~17,、19~20	GGA[0..10]	A通道增益控制
21	GOUHEA	A通道輸入耦合方式控制
22~25	CA[0..3]	與FPGA相連的數(shù)據(jù)總線
27~32	WY[0..5]	控制C通道繼電器矩陣
35~37、40~42	CF[0..5]	CF[4..5]控制觸發(fā)源,，CF[0..3]控制觸發(fā)方式
44~50,、52	CD[0..7]	與FPGA相連的地址總線
54	GOUHEB	B通道輸入耦合方式控制
55~58、60~61 63~64,、67~69	GGB[10..0]	B通道增益控制
70,、71	NB[1..0]	寫入B通道時序產(chǎn)生電路U52 MC12429 的N值（并行方式）
72、76~77 79~81,、83~85	MB[8..0]	寫入B通道時序產(chǎn)生電路U52 MC12429 的M值（并行方式）

4.8 整形電路

   系統(tǒng)需要根據(jù)所測信號的頻率來確定AD9288的采樣時鐘和FIFO的寫時鐘,，為了提高系統(tǒng)的效率和精度，我們不采用軟件的過零計數(shù)法而采用硬件電路來完成頻率的測量,。整形電路的功能就是把A,、B通道所測信號變成方波信號,，然后送FPGA的測頻模塊進

行測量。該電路原理如圖4.21所示,，主要采用了2個低功耗的高速比較器AD8561來實現(xiàn),，電路比較簡單，A通道整形從TA1輸入,、TA1A輸出,，B通道整形從TB1輸入、TB1B輸出,。

4.9 存儲器擴展

系統(tǒng)的存儲器擴展是由一片2M的閃存AM29LV160與FPGA相連來實現(xiàn)的,，這樣設計的好處是ARM和單片機都可訪問，系統(tǒng)其它模塊需要存儲器作緩沖時也可利用它,。存儲器擴展電路原理如圖4.22所示,。

4.10 鍵盤、液晶顯示接口電路

本系統(tǒng)采用4×8的鍵盤和320×240不帶驅(qū)動器的液晶顯示模塊,，驅(qū)動器和顯存設計在FPGA內(nèi),。鍵盤及液晶顯示模塊與系統(tǒng)的接口電路原理如圖4.23所示。

4.11  FPGA及外圍電路

FPGA是數(shù)字邏輯平臺的主要部分,，F(xiàn)PGA及外圍電路見圖4.24,。FPGA芯片為Altera公司颶風系列的EP1C6Q24046。該芯片內(nèi)部有20×4Kbits的塊RAM,、5980個邏輯單和兩個數(shù)字鎖相環(huán)（PLL）,。從圖3.2數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)圖上可以很明顯的看出來EP1C6Q24046就像橋梁一樣把系統(tǒng)的各個模塊連接起來構(gòu)成了一個整體。EP1C6Q24046有179個可配置的I/O腳,，它們的分配如下表所示：

I/O引腳	網(wǎng)絡標號/端口號	配置
1	WCLKA	A通道FIFO寫時鐘輸出端
2	CHUFADAS	觸發(fā)電路所需的脈寬調(diào)制信號輸出端
3	SPEAK	系統(tǒng)蜂鳴器輸出端
11~12,、16~18 43~46、4~8 13~15,、19~21 23,、38、39 41~42	ARM[26..2]	ARM LPC2105的P0.[26..2]
47	ARMRST	ARM LPC2105復位端（Pin 6  ）
48		單片機復位電路復位端（MAX 708S Pin7 RST）
49	TRST	ARM LPC2105復位端（Pin 8 TRST）
50	MCUT0	單片機定時/計數(shù)器0（Pin 14  T0）的計數(shù)脈沖
53	FULL _S	電池充電完成檢測端
54	FAST_S	電池快速充電檢測端
55	CHONG	外接電源檢測端
56	MCUT1	單片機定時/計數(shù)器1（Pin 15  T1）的計數(shù)脈沖
57~60	MCUP1[7..4]	單片機P1口的高4位
61~68	MCUP2[0..7]	單片機P2口
73~80	MCUP0[0..7]	單片機P0口
81	MCUALE	單片機地址鎖存信號輸入端（Pin 30）
82	MCUWR	單片機外部數(shù)據(jù)存儲器寫選通信號(Pin 16  )輸入端
83	MCURD	單片機外部數(shù)據(jù)存儲器讀選通信號(Pin 17  )輸入端
84	USBCS	USB接口芯片PDIUSBD12片選端（Pin 11 CS_N）
85	USBSUS	PDIUSBD12器件掛起狀態(tài)輸出端（Pin 12 SUSPEND）
86	USBRST	PDIUSBD12復位端（Pin 20 RESTET_N）
87	USBA0	PDIUSBD12地址位（Pin 28 A0）
88	MCUINT1	單片機外部中斷1請求輸入端（Pin 13 INT1）
93	VCTL	液晶顯示器對比度控制信號
94~99	L[5..0]	鍵盤行掃描
100~103	H[3..0]	鍵盤列掃描
104~107	YD[0..3]	液晶顯示器數(shù)據(jù)總線
108	DISPOFF	液晶顯示器開/關(guān)信號
113	FLM	液晶顯示器第一行起始標志
114	M	液晶顯示器交流信號
115	LP	液晶顯示器行鎖存信號
116	CP	液晶顯示器時鐘
117	EL_ON	液晶顯示器背光開/關(guān)信號
118		液晶顯示器復位信號
166,、143 119~125 138,、137、136 135,、131,、132 134、133,、167 126、127,、139	A[0..20]	存儲器擴展芯片AM29LV160地址總線
128	RY/BY	AM29LV160空閑/正忙狀態(tài)信號端（Pin 15 RY/BY）
140	WE	AM29LV160寫控制信號端（Pin 11 WE）
141	RESET	AM29LV160復位端(Pin 12 RESET)
144	CE	AM29LV160片選端(Pin 26 CE)
156	OE	AM29LV160讀控制信號(Pin 28 OE)
158~165	DQ[0..7]	存儲器擴展芯片AM29LV160數(shù)據(jù)總線
168~170 173~177	CD[7.. 0]	與CPLD相連的數(shù)據(jù)總線
178	ACCS1	C通道U11 AD637片選信號
179	XIN1	C通道A/D轉(zhuǎn)換器ADS1211采樣時鐘(Pin 10 XIN)
180	CHUFASS	連接觸發(fā)電路比較器AD8561輸出端(U55 Pin 7 OUT)
181	WCLKB	B通道FIFO寫時鐘輸出端(U46 Pin 64 WCLK)
182	S_CLKB	B通道采樣時序產(chǎn)生電路串口控制端
183	S_DATAB
184	S_LOADB
185	S_PLOADB	B通道采樣時序產(chǎn)生電路并口控制端選通信號
186		B通道FIFO讀使能
187	RCLKB	B通道FIFO讀時鐘
188		B通道FIFO空標志
193		B通道FIFO半滿標志
194		B通道FIFO滿標志
195		B通道FIFO主復位
196		B通道FIFO部分復位
197		B通道FIFO寫使能
198~205	DB[7..0]	B通道FIFO輸出數(shù)據(jù)總線
206~208 213~217	DA[0..7]	A通道FIF O輸出數(shù)據(jù)總線
218		A通道FIFO讀使能
219	RCLKA	A通道FIFO讀時鐘
220		A通道FIFO空標志
221		A通道FIFO半滿標志
222		A通道FIFO滿標志
223		A通道FIFO主復位
224		A通道FIFO部分復位
225		A通道FIFO寫使能
226~228,、233	CA[3..0]	與CPLD相連的地址總線
234	CRD	與CPLD相連的讀控制線
235	CWR	與CPLD相連的寫控制線
236	S_CLKA	A通道采樣時序產(chǎn)生電路串口控制端
237	S_DATAA
238	S_LOADA
239	S_PLOADA	A通道采樣時序產(chǎn)生電路并口控制端選通信號
240	BIAOZHUN	探頭校準信號（1KHz,，3.3V）輸出端

4.12  CPLD/FPGA內(nèi)部功能

數(shù)字邏輯平臺主要是為處理器提供數(shù)據(jù)的輸入輸出接口。由CPLD/FPGA構(gòu)成的數(shù)字邏輯平臺結(jié)構(gòu)如圖4.25所示,，通過片內(nèi)總線仲裁,，CPLD/FPGA被映射成為ARM或單片機的外部存儲器，使ARM或單片機對系統(tǒng)的控制簡化為僅僅是對外部存儲器的讀寫,，提高了整個系統(tǒng)的工作效率,。下面分別介紹數(shù)字邏輯平臺各模塊：

4.12.1 通道控制器

通道控制器主要由譯碼電路構(gòu)成，它將ARM發(fā)送過來的通道控制字轉(zhuǎn)換成通道控制信號,，用來控制A,、B通道的增益值、耦合方式和選擇C通道的測量模塊,。

4.12.2 測頻模塊

測頻模塊采用等精度測量法和閘門測量法,。圖4.26等精度測頻原理圖中Tp為預置的門控信號，CT1和CT2是兩個計數(shù)器,，fs為時標信號,，fx是經(jīng)整形后的待測信號，當預置的門控信號Tp為高電平后,，fx的第一個上升沿使Q=1從而同時啟動兩個計數(shù)器,，當Tp為低電平后，隨后而至的fx的上升沿將兩個計數(shù)器同時關(guān)閉,。設CT1的計數(shù)值為N₁,，CT2的計數(shù)值為N₂，則有  

 fx=N₂fs/N₁  （5）

    ARM讀取測頻模塊的頻率字獲得測量的結(jié)果,。

4.12.3 存儲器控制器

存儲器控制器主要用來提供訪問擴展存儲器的控制信號和反饋存儲器的狀態(tài)信號,。

4.12.4  A/D采樣控制器

為了使A/D轉(zhuǎn)換器AD9288工作在最佳的工作狀態(tài)以得到最佳信噪比，系統(tǒng)設置四級A/D采樣時鐘,，分別為100MHz,、50 MHz、25 MHz,、10 MHz,。A/D 采樣控制器根據(jù)ARM所發(fā)的A/D采樣控制字發(fā)出時序控制信號，控制采樣時序產(chǎn)生電路輸出AD9288所需的采樣時鐘信號,。

4.12.5  FIFO讀寫控制器

本數(shù)據(jù)采集系統(tǒng)測量的信號頻率范圍很寬,，從0.1 Hz到100MHz，而ADC的采樣頻率又比較單一,，所以需要巧妙的設計FIFO的寫時鐘來實現(xiàn)等效采樣或避免大量冗余數(shù)據(jù),。FIFO的寫時鐘頻率交給ARM控制。ARM根據(jù)測頻模塊所得數(shù)據(jù)來調(diào)整FIFO的寫時鐘頻率,，其調(diào)整的思路是讓寫入FIFO的數(shù)據(jù)盡量有用,，即ARM讀出FIFO的數(shù)據(jù)后盡量不用丟數(shù),，這些數(shù)據(jù)經(jīng)過處理后能在LCD屏上顯示出2 ~ 4 個周期的信號波形。這樣做的好處是相當明顯的,，除了能夠解決A/D轉(zhuǎn)換器采樣時鐘難于控制的問題外, 軟件丟數(shù)的事情也交給了硬件來做,，減少了ARM的很多工作，使處理數(shù)據(jù)的速度大大提高,，整個系統(tǒng)的性能得以改善,。

FIFO采樣控制器為ARM提供寫FIFO的端口操作。系統(tǒng)共設置100MHz~10Hz,，共819級FIFO采樣頻率以實現(xiàn)等效采樣或屏蔽冗余數(shù)據(jù),。FIFO采樣時鐘的選擇由采樣控制器根據(jù)ARM所送控制字決定，伴隨著每次狀態(tài)字的寫入,，控制器自動使FIFO讀寫指針復位,。

4.12.6 觸發(fā)控制器

觸發(fā)控制器有三個功能：第一是發(fā)出脈寬調(diào)制信號（脈寬調(diào)制信號經(jīng)過低通濾波器后變成直流信號作為基準觸發(fā)電平）；第二是將系統(tǒng)發(fā)送的觸發(fā)控制字轉(zhuǎn)換成觸發(fā)控制信號,，選擇系統(tǒng)的觸發(fā)源（觸發(fā)源可選A通道信號或B通道信號）,、觸發(fā)方式（系統(tǒng)有直流、交流,、高頻抑制,、低頻抑制四種觸發(fā)方式）和斜率（上升沿觸發(fā)或下降沿觸發(fā)）；第三是接收觸發(fā)電路送過來的觸發(fā)信號,，啟動A/D采樣和FIFO的寫操作,。

4.12.7 顯示緩存區(qū)

利用FPGA內(nèi)部的塊RAM設計9.6KB的RAM作為LCD顯示緩存區(qū)。以此,，將ARM的數(shù)據(jù)處理同波形顯示脫離直接相關(guān)性,，提高了ARM的工作效率。

4.12.8 鍵盤掃描模塊

    該模塊通過對鍵盤進行,、列掃描確定用戶所按鍵的位置,，向系統(tǒng)發(fā)出鍵語字，系統(tǒng)通過鍵語分析后調(diào)用相應的模塊進行操作,。

4.12.9  LCD驅(qū)動器

LCD驅(qū)動器為LCD顯示提供各種所需的控制信號,。

4.12.10 總線仲裁器

總線仲裁器為CPLD/FPGA和處理器提供通信接口，它將CPLD/FPGA完全映射為處理器的外部存儲器,。ARM的所有操作均通過訪問片外存儲器的方式進行,，單片機只有讀取C通道采集的數(shù)據(jù)不用通過總線仲裁器?？偩€仲裁器根據(jù)ARM的地址總線及片選信號譯碼決定CPLD/FPGA內(nèi)陸址及數(shù)據(jù)總線的歸屬,。