目前的嵌入式系統(tǒng)中普通使用DDR內(nèi)存，有些可以支持DDR2內(nèi)存,，這些系統(tǒng)中PCB LAYOUT成為很關(guān)鍵的環(huán)節(jié),。LAYOUT不好可能造成系統(tǒng)遠(yuǎn)行不穩(wěn)定甚至無(wú)法跑起來(lái)。以下是本人做硬件設(shè)計(jì)中的一點(diǎn)經(jīng)驗(yàn),。歡迎拍磚,。

高速PCB信號(hào)完整性要考慮的因素有很多,，從PCB LAYOUT角度出發(fā)主要有PCB層疊結(jié)構(gòu),，阻抗控制，互聯(lián)拓?fù)浣Y(jié)構(gòu),，延時(shí)匹配（等長(zhǎng)）,，串?dāng)_等,，這些因素不僅要考慮，而且會(huì)相互的影響,。我們都知道DDR需要滿(mǎn)足嚴(yán)格的時(shí)序要求,，因此對(duì)信號(hào)走線的延時(shí)是有要求的，做硬件設(shè)計(jì)的幾乎都知道DDR布線要做等長(zhǎng)匹配,。而另外幾個(gè)方面就有不少人忽略掉,。

信號(hào)完整性中最常見(jiàn)的問(wèn)題就是信號(hào)的反射,，反射會(huì)造成信號(hào)過(guò)沖和振鈴，就會(huì)影響到電平的判斷,，如果過(guò)沖和振鈴的幅度達(dá)到了判斷門(mén)限,，就會(huì)出現(xiàn)錯(cuò)誤的時(shí)序信號(hào)。要減小信號(hào)的反射就要使驅(qū)動(dòng)端與接收接收端的阻抗匹配,。為了達(dá)到這個(gè)目的通?？梢栽谛盘?hào)之間串接匹配電阻，并且控制信號(hào)走線的阻抗,。PCB的層疊結(jié)構(gòu)對(duì)阻抗影響很大,，因此必需要選擇一個(gè)好的層疊結(jié)構(gòu)，不能光為了成本減小PCB的層數(shù),。除了控制阻抗外,，還要考慮信號(hào)的回流路徑，和阻抗的連續(xù)性,。一般信號(hào)以地（GND）或者電源層作為參考平面,。高速信號(hào)會(huì)優(yōu)先選擇沿著信號(hào)走線的垂直方向作為回流路徑，所以為了保證盡可能短的回流路徑和阻抗的連續(xù)性,，關(guān)鍵的信號(hào)必需有一個(gè)完整的參考平面,。有些層的信號(hào)會(huì)以電源層作為參考平面，但電源層通常都被分割成幾個(gè)區(qū)域,，信號(hào)以電源層為參考平面就會(huì)出現(xiàn)跨分割的問(wèn)題,，應(yīng)該盡量避免這種現(xiàn)像，對(duì)于關(guān)鍵的信號(hào)不要布在以電源層為參考平面的層,，如果不得已,，可以采用跨接電容的方式來(lái)彌補(bǔ)。

CPU與DDR之間的連線需要綜合的考慮上面的幾個(gè)問(wèn)題,。如阻抗要求,，拓?fù)浣Y(jié)構(gòu)，間距要求（串?dāng)_）,，等長(zhǎng)匹配,。阻抗可以通過(guò)芯片廠家提供的資料來(lái)控制，或者通過(guò)仿真來(lái)確定最佳的阻抗值,。根據(jù)阻抗要求控制走線的線寬和間距,。本人常用的DDR走線策略如下：

1.走線分組

ARM系統(tǒng)中內(nèi)存一般為32位或者16位，通常使用一片或者兩片內(nèi)存芯片組成,。可以將數(shù)據(jù)線分成一組,，兩組或者4組,。

一組的分法即：DATA0-31,DQS0-3,DQM0-3作為一組;

兩組的分法：DATA0-15,DQS0-1,DQM0-1為一組,，DATA16-31,DQS2-3,DQM2-3為一組;

四組的分法：DATA0-7,DQS0,DQM0為一組，DATA8-15,DQS1,DQM1為一組,，DATA16-23,DQS2,DQM2為一組,，DATA23-32,DQS3,DQM3為一組。

具體分幾組,，可以根據(jù)芯片數(shù)量和走線密度來(lái)確定,。布線的時(shí)候，同一組的信號(hào)線必需要走在同一層,。

剩下是時(shí)鐘信號(hào),，地址信號(hào)和其它的控制信號(hào)，這些信號(hào)線為一組,。這組信號(hào)線盡量在同一層布線,。

2.等長(zhǎng)匹配

a. DDR的DATA0-31,DQS0-3,DQM0-3全部等長(zhǎng)匹配，每一組數(shù)據(jù)線以對(duì)應(yīng)的DQS為等長(zhǎng)目標(biāo),。不管分為一組還是兩組或四組,。誤差控制在+-25mil。

b. 時(shí)鐘信號(hào),，地址信號(hào)和其它的控制信號(hào)全部等長(zhǎng)匹配,，以時(shí)鐘信號(hào)為等長(zhǎng)目標(biāo)，誤差控制在+-50mil,。另外如果是DDR時(shí)鐘,，要按照差分線要求來(lái)走線，兩條時(shí)鐘線的長(zhǎng)度要控制在2.5mil的誤差內(nèi),，并且盡量減小非耦合的長(zhǎng)度,。該組線的長(zhǎng)度可比數(shù)據(jù)線長(zhǎng)。走線拓?fù)淇捎肨型或者星型,，不要用菊花型拓?fù)洹?/p>

3.間距

間距的控制要考慮阻抗要求和走線的密度,。通常采用的間距原則是1W或者3W。如果有足夠的空間來(lái)走線,，可以將數(shù)據(jù)線按3W的間距來(lái)走,，可以減小很多串?dāng)_。如果實(shí)在不行至少要保證1W的間距,。除此之外,，數(shù)據(jù)線與其它信號(hào)線的間距至少要有3W的間距，如果能更大則更好,。時(shí)鐘與其它的信號(hào)線的間距至少也要保持3W,，并盡可能的大。繞線的間距也可以采用1W和3W原則,，應(yīng)優(yōu)先用3W原則,。

阻抗板的做法：

1.確定板子的層數(shù)和板厚

2.規(guī)劃好走線層,，地層和電源層的層疊結(jié)構(gòu)，明確信號(hào)線的參考平面

3.預(yù)先擬定阻抗線的線寬,，如果是單端線只要確定線寬就行,，如果是差分線則先定線寬，間距后面才算

4.預(yù)定銅厚,，也可由PCB廠來(lái)定

5.確定阻抗線要控制的阻抗值,，包括單端和差分

6.將上面的要求發(fā)給PCB廠，之后PCB廠會(huì)計(jì)算一個(gè)詳細(xì)的阻抗控制文件,，如果上述要求不能滿(mǎn)足可以溝通調(diào)整一些參數(shù),，最終達(dá)既達(dá)到阻抗要求也符合可制造性并且成本最低