本篇文章為轉(zhuǎn)載,，寫(xiě)的不錯(cuò),，最近在學(xué)modelsim仿真，網(wǎng)上的教程很亂,，把自己認(rèn)為不錯(cuò)的整理貼出來(lái),，后面有機(jī)會(huì)會(huì)寫(xiě)個(gè)詳細(xì)點(diǎn)的。

Quartus 中調(diào)用modelsim的流程

1. 設(shè)定仿真工具 
assignmentèsettingèEDA tool settingèsimulation 選擇你需要的工具,。 

2. 自動(dòng)產(chǎn)生測(cè)試激勵(lì)文件模板： 
processingèstartèStart test bench template writer 

我們點(diǎn)擊之后系統(tǒng)會(huì)自動(dòng)在目錄：當(dāng)前文件夾è simulation è modelsim (這個(gè)文件夾名字跟你選的仿真工具有關(guān)) 中產(chǎn)生一個(gè)測(cè)試激勵(lì)文件 xxx.vt(Verilog test bench) 或者 xxx.vht(VHDL test bench), 文件名跟你工程中的Top module 的名字一樣,， 后綴為.vt或者.vht,。 

3. 編輯走動(dòng)生成的test bench文件 
我們加入自己需要的激勵(lì)以及初始化語(yǔ)句，這里我們還要修改test bench的模塊名字為tb(我們會(huì)看到這個(gè)名字和后面的設(shè)定有聯(lián)系),。 

4. 連接test bench,，我們需要從Quartus中自動(dòng)調(diào)用仿真工具，所以需要設(shè)定Native Link選項(xiàng),。

a) 還是在simulation的設(shè)置頁(yè)面里,，設(shè)定 Native Link對(duì)話(huà)框中的設(shè)定。我們這里因?yàn)樾枰ぞ咦詣?dòng)調(diào)用激勵(lì)所以選中 

b) 點(diǎn)擊右邊的Test Benches, 我們需要在這里設(shè)定一個(gè)相關(guān)聯(lián)的test bench. 

這里會(huì)彈出一個(gè)讓你指定test bench的對(duì)話(huà)框,，因?yàn)槲覀冎皼](méi)有指定任何的test bench,所以這里是空白的,。

c) 指定test bench 
因?yàn)槲覀兪堑谝淮萎a(chǎn)生test bench,點(diǎn)擊new. 

點(diǎn)擊New之后會(huì)產(chǎn)生一個(gè)New Test bench setting的對(duì)話(huà)框，在這里你將test bench和你的相應(yīng)的test bench file進(jìn)行綁定,。 

我們這里在Test bench name的對(duì)話(huà)框中輸入一個(gè)名字”my_1^st_tb”, 我們將看到,，在下面的Top level module in test bench對(duì)話(huà)框中也自動(dòng)顯示”my_1^st_tb”. 注意這個(gè)名字應(yīng)該和你的test bench 中的module name一直，我們之前在第3步的時(shí)候?qū)est bench的module name已經(jīng)改成了tb,所以我們這里應(yīng)該把對(duì)話(huà)框中的名字改成tb,。 

d) 加入test bench文件 

5. 進(jìn)行仿真 
當(dāng)這些設(shè)定都完成了之后, 選擇菜單 
toolèRun EDA Simulation toolèEDA RTL simulation 

就可以直接調(diào)用modelsim進(jìn)行仿真,。

6. 小技巧： 
我們這樣調(diào)用仿真，如果是Modelsim AE每次不會(huì)編譯lib文件,，但如果我們使用的是Modelsim SE版本,，每次調(diào)用都需要重新編譯庫(kù)，非常不爽,，在這里我們建議自己修改腳本文件,，進(jìn)行仿真.

a) 當(dāng)我們按照之前的描述，運(yùn)行完仿真之后,，停留在Modelsim的界面,。

b) 在Modelsim界面的命令行上，我們點(diǎn)向上的方向鍵,，就會(huì)出現(xiàn)我們上一條指令,， 我們可以看到是 
do xxxx.do 這說(shuō)明工具執(zhí)行的上一個(gè)命令式 xxxx.do這個(gè)腳本文件，我們這里的例子是 
do oversampling_core_run_msim_rtl_verilog.do 

i. 我們知道了工具執(zhí)行的腳本,，我們就可以按照自己的想法去改變這個(gè)腳本了,。使用 
edit oversampling_core_run_msim_rtl_verilog.do命令，可以看到這個(gè)腳本的內(nèi)容（當(dāng)然我們也可以使用Ultra Edit或者VIM等文本編輯軟件去打開(kāi)這個(gè)腳本文件）,。這個(gè)腳本通常分成3部分 庫(kù)文件編譯部分,，設(shè)計(jì)文件編譯，運(yùn)行參數(shù)設(shè)定和開(kāi)始執(zhí)行部分 

ii. 通常來(lái)說(shuō)庫(kù)文件只在第一次編譯的時(shí)候,，需要編譯,，后面我們只需要在仿真的時(shí)候指定庫(kù)文件的位置就好了，不需要每次都編譯,。因此我們可以注釋掉“庫(kù)文件編譯部分”,。下面圖中紅色框中的部分就是被注釋掉的庫(kù)編譯部分,，這樣會(huì)節(jié)省我們的仿真時(shí)間，注意在腳本語(yǔ)言中#是注釋符,。 

iii. 我們將編輯過(guò)的腳本文件另存為sim.do, 在以后的仿真中我們可以在Modelsim命令行中,，直接在腳本中運(yùn)行do sim.do(當(dāng)然是先需要將Modelsim的工作目錄改到 工程所在文件夾/simulation/modelsim/)。

c) 另外腳本生成的波形文件通常是將test bench的頂層加入到圖形畫(huà)面中我們可以看到在腳本的第3部分(運(yùn)行參數(shù)和開(kāi)始執(zhí)行)部分,，默認(rèn)命令式 
add wave *, 這條命令就是講 test bench頂層的所有信好加入到wave窗口中,。 

對(duì)我們來(lái)說(shuō),，在調(diào)試階段,，有很多底層信號(hào)都是想觀測(cè)的，所以需要再手動(dòng)修改一下命令

i. 在modelsim的窗口中,，選中自己想要關(guān)心的模塊,，右鍵可以將自己關(guān)心的信號(hào)加入wave波形中 

ii. 此時(shí)我們?cè)趙ave 窗口中可以將這個(gè)波形的格式存下來(lái)，在wave窗口中點(diǎn)菜單fileèsave… 選擇文件名為wave.do. 

iii. 在我們執(zhí)行的腳本中將add wave *,這個(gè)命令替換成do wave .do, 就可以在每次執(zhí)行仿真的時(shí)候自動(dòng)添加想要觀測(cè)的波形了,。 

7. 接下來(lái)最后一個(gè)問(wèn)題,，怎樣才能一次性的編譯好庫(kù)文件，讓軟件不再每次編譯,。其實(shí)altera已經(jīng)為客戶(hù)準(zhǔn)備了相應(yīng)的選項(xiàng),，只不過(guò)藏得比較深，不好找,。

a) 一次性編譯庫(kù)：

i. 點(diǎn)擊toolè launch EDA simulation Library Compiler 

ii. 我們會(huì)看到一個(gè)讓我們選擇器件的頁(yè)面,。根據(jù)你的實(shí)際情況選擇下面的設(shè)定。點(diǎn)擊start compile,，軟件會(huì)自動(dòng)幫你完成編譯,，然后關(guān)掉就好，至此你應(yīng)該已經(jīng)完成了庫(kù)的編譯,。 

iii. 接下來(lái)我們需要在QII的仿真設(shè)定頁(yè)面做一些修改,。 
我們需要回到設(shè)定界面 
Assignmentèsettingèsimulationèmore Nativelink setting 

設(shè)定好相應(yīng)的路徑。 

好了,，重新run仿真,，就發(fā)現(xiàn)不會(huì)再編譯我們的庫(kù)文件了。