在高速數(shù)字系統(tǒng)中，由于脈沖上升/下降時(shí)間通常在10到幾百p秒,，當(dāng)受到諸如內(nèi)連,、傳輸時(shí)延和電源噪聲等因素的影響，從而造成脈沖信號(hào)失真的現(xiàn)象,；
在自然界中,，存在著各種各樣頻率的微波和電磁干擾源，可能由于很小的差異導(dǎo)致高速系統(tǒng)設(shè)計(jì)的失??； 在電子產(chǎn)品向高密和高速電路設(shè)計(jì)方向發(fā)展的今天，解決一系列信號(hào)完整性的問題,，成為當(dāng)前每一個(gè)電子設(shè)計(jì)者所必須面對(duì)的問題,。業(yè)界通常會(huì)采用在PCB制板前期，通過信號(hào)完整性分析工具盡可能將設(shè)計(jì)風(fēng)險(xiǎn)降到最低,，從而也大大促進(jìn)了EDA設(shè)計(jì)工具的發(fā)展……
信號(hào)完整性（Signal Integrity,，簡稱SI）問題是指高速數(shù)字電路中，脈沖形狀畸變而引發(fā)的信號(hào)失真問題,，通常由傳輸線阻抗不匹配產(chǎn)生的問題,。而影響阻抗匹配的因素包括信號(hào)源的架構(gòu)、輸出阻抗(output impedance),、走線的特性阻抗,、負(fù)載端的特性、走線的拓樸(topology)架構(gòu)等,。解決的方式可以采用端接(termination)與調(diào)整走線拓樸的策略,。
信號(hào)完整性問題通常不是由某個(gè)單一 因素導(dǎo)致的，而是板級(jí)設(shè)計(jì)中多種因素共同作用的結(jié)果,。信號(hào)完整性問題主要表現(xiàn)形式包括信號(hào)反射,、信號(hào)振鈴、地彈、串?dāng)_等,；
1,，Altium Designer信號(hào)完整性分析（機(jī)理、模型,、功能）
在Altium Designer設(shè)計(jì)環(huán)境下,，您既可以在原理圖又可以在PCB編輯器內(nèi)實(shí)現(xiàn)信號(hào)完整性分析，并且能以波形的方式在圖形界面下給出反射和串?dāng)_的分析結(jié)果,。
Altium Designer的信號(hào)完整性分析采用IC器件的IBIS模型,，通過對(duì)版圖內(nèi)信號(hào)線路的阻抗計(jì)算，得到信號(hào)響應(yīng)和失真等仿真數(shù)據(jù)來檢查設(shè)計(jì)信號(hào)的可靠性,。Altium Designer的信號(hào)完整性分析工具可以支持包括差分對(duì)信號(hào)在內(nèi)的高速電路信號(hào)完整性分析功能,。
Altium Designer仿真參數(shù)通過一個(gè)簡單直觀的對(duì)話框進(jìn)行配置，通過使用集成的波形觀察儀,，實(shí)現(xiàn)圖形顯示仿真結(jié)果,，而且波形觀察儀可以同時(shí)顯示多個(gè)仿真數(shù)據(jù)圖像。并且可以直接在標(biāo)繪的波形上進(jìn)行測量,，輸出結(jié)果數(shù)據(jù)還可供進(jìn)一步分析之用,。
Altium Designer提供的集成器件庫包含了大量的的器件IBIS模型，用戶可以對(duì)器件添加器件的IBIS模型,，也可以從外部導(dǎo)入與器件相關(guān)聯(lián)的IBIS模型,，選擇從器件廠商那里得到的IBIS 模型。
Altium Designer的SI功能包含了布線前（即原理圖設(shè)計(jì)階段）及布線后（PCB版圖設(shè)計(jì)階段）兩部分SI分析功能,；采用成熟的傳輸線計(jì)算方法,，以及I/O緩沖宏模型進(jìn)行仿真?；诳焖俜瓷浜痛?dāng)_模型,，信號(hào)完整性分析器使用完全可靠的算法，從而能夠產(chǎn)生出準(zhǔn)確的仿真結(jié)果,。布線前的阻抗特征計(jì)算和信號(hào)反射的信號(hào)完整性分析,，用戶可以在原理圖環(huán)境下運(yùn)行SI仿真功能，對(duì)電路潛在的信號(hào)完整性問題進(jìn)行分析,，如阻抗不匹配等因素。
更全面的信號(hào)完整性分析是在布線后PCB版圖上完成的,，它不僅能對(duì)傳輸線阻抗,、信號(hào)反射和信號(hào)間串?dāng)_等多種設(shè)計(jì)中存在的信號(hào)完整性問題以圖形的方式進(jìn)行分析，而且還能利用規(guī)則檢查發(fā)現(xiàn)信號(hào)完整性問題,，同時(shí),，Altium Designer還提供一些有效的終端選項(xiàng),，來幫助您選擇最好的解決方案。
2,，分析設(shè)置需求
在PCB編輯環(huán)境下進(jìn)行信號(hào)完整性分析,。
- 為了得到精確的結(jié)果，在運(yùn)行信號(hào)完整性分析之前需要完成以下步驟：
- 1,、電路中需要至少一塊集成電路,，因?yàn)榧呻娐返墓苣_可以作為激勵(lì)源輸出到被分析的網(wǎng)絡(luò)上。像電阻,、電容,、電感等被動(dòng)元件，如果沒有源的驅(qū)動(dòng),，是無法給出仿真結(jié)果的。
- 2,、針對(duì)每個(gè)元件的信號(hào)完整性模型必須正確,。
- 3、在規(guī)則中必須設(shè)定電源網(wǎng)絡(luò)和地網(wǎng)絡(luò),，具體操作見本文,。
- 4、設(shè)定激勵(lì)源,。
- 5,、用于PCB的層堆棧必須設(shè)置正確，電源平面必須連續(xù),，分割電源平面將無法得到正確分析結(jié)果,，另外，要正確設(shè)置所有層的厚度,。
3,，操作流程
a .布線前（即原理圖設(shè)計(jì)階段）SI分析概述
用戶如需對(duì)項(xiàng)目原理圖設(shè)計(jì)進(jìn)行SI仿真分析， Altium Designer要求必須建立一個(gè)工程項(xiàng)目名稱,。在原理圖SI分析中,，系統(tǒng)將采用在SI Setup Option對(duì)話框設(shè)置的傳輸線平均線長和特征阻抗值；仿真器也將直接采用規(guī)則設(shè)置中信號(hào)完整性規(guī)則約束,，如激勵(lì)源和供電網(wǎng)絡(luò)等,，同時(shí)，允許用戶直接在原理圖編輯環(huán)境下放置PCB Layout圖標(biāo),，直接對(duì)原理圖內(nèi)網(wǎng)絡(luò)定義規(guī)則約束,。
當(dāng)建立了必要的仿真模型后，在原理圖編輯環(huán)境的菜單中選擇Tools -> Signal Integrity命令,，運(yùn)行仿真,。
b .布線后（即PCB版圖設(shè)計(jì)階段）SI分析概述
用戶如需對(duì)項(xiàng)目PCB版圖設(shè)計(jì)進(jìn)行SI仿真分析,， Altium Designer要求必須在項(xiàng)目工程中建立相關(guān)的原理圖設(shè)計(jì)。此時(shí),，當(dāng)用戶在任何一個(gè)原理圖文檔下運(yùn)行SI分析功能將與PCB版圖設(shè)計(jì)下允許SI分析功能得到相同的結(jié)果,。
當(dāng)建立了必要的仿真模型后，在PCB編輯環(huán)境的菜單中選擇Tools -> Signal Integrity命令,，運(yùn)行仿真,。
4，操作實(shí)例：
1） 在Altium Designer的Protel設(shè)計(jì)環(huán)境下,，選擇File\Open Project,選擇安裝目錄下 \Examples\Reference Design\4 Port Serial Interface\4 Port Serial Interface.Prjpcb,，進(jìn)入PCB編輯環(huán)境，如下圖1.
圖1 在PCB 文件中進(jìn)行SI分析
選擇Design/Layer Stack Manager…,，配置好相應(yīng)的層后,，選擇Impedance Calculation…，配置板材的相應(yīng)參數(shù)如下圖2所示,，本例中為缺省值,。
圖2 配置板材的相應(yīng)參數(shù)
選擇Design/Rules選項(xiàng)，在Signal Integrity一欄設(shè)置相應(yīng)的參數(shù),，如下圖3所示,。首先設(shè)置Signal Stimulus（信號(hào)激勵(lì)），右鍵點(diǎn)擊Signal Stimulus,，選擇New rule,，在新出現(xiàn)的Signal Stimulus界面下設(shè)置相應(yīng)的參數(shù)，本例為缺省值,。
圖3 設(shè)置信號(hào)激勵(lì)*
接下來設(shè)置電源和地網(wǎng)絡(luò),，右鍵點(diǎn)擊Supply Net，選擇New Rule,，在新出現(xiàn)的Supplynets界面下,，將GND網(wǎng)絡(luò)的Voltage設(shè)置為0如圖4 所示，按相同方法再添加Rule,，將VCC 網(wǎng)絡(luò)的 Voltage設(shè)置為5,。其余的參數(shù)按實(shí)際需要進(jìn)行設(shè)置。最后點(diǎn)擊OK推出,。
圖4設(shè)置電源和地網(wǎng)絡(luò)*
選擇Tools\Signal Integrity…,，在彈出的窗口中(圖5)選擇Model Assignments…，就會(huì)進(jìn)入模型配置的界面（圖6）,。
圖 5
圖 6
在圖6 所示的模型配置界面下,，能夠看到每個(gè)器件所對(duì)應(yīng)的信號(hào)完整性模型，并且每個(gè)器件都有相應(yīng)的狀態(tài)與之對(duì)應(yīng),，關(guān)于這些狀態(tài)的解釋見圖7：
圖 7
- 修改器件模型的步驟如下：*
- 雙擊需要修改模型的器件（U1）的Status部分,，彈出相應(yīng)的窗口如圖8
- 在Type選項(xiàng)中選擇器件的類型
- 在Technology選項(xiàng)中選擇相應(yīng)的驅(qū)動(dòng)類型
- 也可以從外部導(dǎo)入與器件相關(guān)聯(lián)的IBIS模型,，點(diǎn)擊 Import IBIS，選擇從器件廠商那里得到的IBIS 模型即可
- 模型設(shè)置完成后選擇OK,，退出
圖 8
2）在圖6所示的窗口,，選擇左下角的Update Models in Schematic，將修改后的模型更新到原理圖中,。
3）在圖6所示的窗口,，選擇右下角的Analyze Design…，在彈出的窗口中（圖10）保留缺省值,，然后點(diǎn)擊Analyze Design選項(xiàng),，系統(tǒng)開始進(jìn)行分析。
4）圖11為分析后的網(wǎng)絡(luò)狀態(tài)窗口,，通過此窗口中左側(cè)部分可以看到網(wǎng)絡(luò)是否通過了相應(yīng)的規(guī)則,，如過沖幅度等，通過右側(cè)的設(shè)置,，可以以圖形的方式顯示過沖和串?dāng)_結(jié)果,。
選擇左側(cè)其中一個(gè)網(wǎng)絡(luò)TXB，右鍵點(diǎn)擊,，在下拉菜單中選擇Details…,，在彈出的如圖12所示的窗口中可以看到針對(duì)此網(wǎng)絡(luò)分析的詳細(xì)信息,。
圖10
圖11 
圖12
5）下面以圖形的方式進(jìn)行反射分析,，雙擊需要分析的網(wǎng)絡(luò)TXB，將其導(dǎo)入到窗口的右側(cè)如圖13所示,。
圖13
*選擇窗13口右下角的Reflections…,，反射分析的波形結(jié)果將會(huì)顯示出來如圖14
圖14
- 右鍵點(diǎn)擊TXB_U1.13_NoTerm,如圖15在彈出的列表中選擇Cursor A和Cursor B，然后可以利用它們來測量確切的參數(shù),。測量結(jié)果在Sim Data窗口如圖16所示,。
圖15
圖16
6）返回到圖11所示的界面下，窗口右側(cè)給出了幾種端接的策略來減小反射所帶來的影響,，選擇Serial Res如圖18所示,，將最小值和最大值分別設(shè)置為25和125，選中Perform Sweep選項(xiàng),，在Sweep steps選項(xiàng)中填入10,，然后，選擇Reflections…,，將會(huì)得到如圖19所示的分析波形,。選擇一個(gè)滿足需求的波形，能夠看到此波形所對(duì)應(yīng)的阻值如圖17,，最后根據(jù)此阻值選擇一個(gè)比較合適的電阻串接在PCB中相應(yīng)的網(wǎng)絡(luò)上即可,。*
圖17
圖18
圖19
7）接下來進(jìn)行串?dāng)_分析,，重新返回到如圖11所示的界面下，雙擊網(wǎng)絡(luò)RTSB將其導(dǎo)入到右面的窗口,，然后右鍵單擊TXB,，在彈出菜單中選擇Set Aggressor設(shè)置干擾源，如圖20所示,，結(jié)果如圖21,。
圖20
圖21
- 然后，選擇圖20 右下角的Crosstalk…,，就會(huì)得到串?dāng)_得分析波形,，如圖22所示。
圖22串?dāng)_波形
