在本站前一段時(shí)間推出了一系列的關(guān)于內(nèi)存技術(shù)的文章，其中對(duì)于DRAM內(nèi)存的基本原理都做了介紹,，特別詳細(xì)的介紹了SDRAM的工作情況,。相信能夠幫助讀者們了解內(nèi)存的基本工作原理。今天介紹給大家的這篇文章是Aceshardware所寫(xiě)的關(guān)于SDRAM基本工作原理的文章,，這篇文章的同我們前面所寫(xiě)的文章可以說(shuō)能夠相互補(bǔ)充,。 它首先介紹了DRAM基本存儲(chǔ)單元的結(jié)構(gòu)，然后結(jié)合芯片組來(lái)介紹了內(nèi)存工作的時(shí)序,，相對(duì)于原來(lái)比較微觀的介紹,，這篇文章的是從整體的概念上入手的。 DRAM基本存儲(chǔ)單元結(jié)構(gòu) 不管你相信不相信,，目前主流內(nèi)存中的RDRAM(Rambus),、DDR SDRAM、SDRAM甚至是EDO RAM的基本結(jié)構(gòu)都是相同的,，它們都是屬于DRAM（Dynamic RAM：動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器）,。所有的DRAM基本存儲(chǔ)單元都是由一個(gè)晶體管和一個(gè)電容組成。 這樣的基本存儲(chǔ)單元的架構(gòu)是目前最經(jīng)濟(jì)的方式,，電容的狀態(tài)決定著內(nèi)存基本存儲(chǔ)單元的邏輯狀態(tài)是“0”還是“1”－－充滿電荷的電容器代表邏輯“1”,，“空”的電容器代表邏輯“0”，不過(guò)正是因?yàn)槭褂昧穗娙萜魉援a(chǎn)生了一些局限性,。電容的內(nèi)存儲(chǔ)的電荷一般是會(huì)慢慢泄漏的,，這也就是為什么內(nèi)存需要不時(shí)的刷新的緣故。電容需要電流進(jìn)行充電,，而電流充電的過(guò)程也是需要一定時(shí)間的,，一般是0.2-0.18微秒（由于內(nèi)存工作環(huán)境所限制，不可能無(wú)限制的提高電流的強(qiáng)度）,，在這個(gè)充電的過(guò)程中內(nèi)存是不能被訪問(wèn)的,。 從技術(shù)上講，實(shí)現(xiàn)內(nèi)存的定時(shí)刷新并不是什么難事,，DRAM廠商指出這種刷新操作必須每64ms進(jìn)行一次,，這也就意味著DRAM基本存儲(chǔ)單元大約有1％的時(shí)間用在了刷新上。對(duì)于DRAM來(lái)說(shuō)最大的問(wèn)題是,，讀取內(nèi)存會(huì)造成內(nèi)存基本存儲(chǔ)單元中的電荷丟失,所以每當(dāng)DRAM被訪問(wèn)之后都要進(jìn)行刷新,，以維持訪問(wèn)之前的狀態(tài)，否則就會(huì)造成數(shù)據(jù)丟失,。當(dāng)然拿出專(zhuān)門(mén)的時(shí)間進(jìn)行刷新,，也就增加了訪問(wèn)時(shí)間，提高了延遲,。 SRAM（Static RAM）則不存在刷新的問(wèn)題,。一個(gè)SRAM基本存儲(chǔ)單元由4個(gè)晶體管和兩個(gè)電阻器構(gòu)成,它并不利用電容器來(lái)存儲(chǔ)數(shù)據(jù)，而是通過(guò)切換晶體管的狀態(tài)來(lái)實(shí)現(xiàn)的,，如同CPU中的晶體管通過(guò)切換不同的狀態(tài)也能夠分別代表0和1這兩個(gè)狀態(tài),。正是因?yàn)檫@種結(jié)構(gòu)，所以SRAM的讀取過(guò)程并不會(huì)造成SRAM內(nèi)存儲(chǔ)的的信息的丟失,，當(dāng)然也就不存在什么刷新的問(wèn)題了,。 SRAM可以比DRAM高的頻率來(lái)運(yùn)行,，主要是因?yàn)楂@取前8個(gè)字節(jié)的時(shí)間延遲大大縮短了。SRAM需要2－3個(gè)時(shí)鐘周期來(lái)得到想要的數(shù)據(jù)（這里我們暫時(shí)忽略CPU,、芯片組和內(nèi)存DIMM控制電路之間的延遲）,，不過(guò)同樣的過(guò)程DRAM需要大約3－9個(gè)時(shí)鐘周期。當(dāng)然因?yàn)闃?gòu)造不同,，SRAM和DRAM存儲(chǔ)1bit數(shù)據(jù)的成本是不同的,，前者大約是后者的4倍－－因?yàn)樗乃枰木w管數(shù)目是后者的4倍以上。SRAM因?yàn)榇嫒⊙舆t時(shí)間非常的短,，所以它的工作頻率能夠達(dá)到很高,，因此可以帶來(lái)更高的帶寬。 前面我們已經(jīng)提到獲取第一個(gè)字大約需要3－9個(gè)時(shí)鐘周期的延遲時(shí)間,。為什么,？在我們討論不同的DRAM之間的性能差異之前，我們應(yīng)該首先了解DRAM DIMM的內(nèi)部架構(gòu),。 SDRAM基本結(jié)構(gòu) 基本存儲(chǔ)單元是內(nèi)存芯片中儲(chǔ)存信息的最小的單位,，每個(gè)存儲(chǔ)單元可以存儲(chǔ)1個(gè)bit的信息，并且有一個(gè)由行地址和列地址共同定義的唯一的地址,。我們都知道8個(gè)bit可以在一起組成一個(gè)byte（這也就意味著1byte具有2⁸種可能的數(shù)值）,，而byte是內(nèi)存中最小的可尋址的單元。雖然內(nèi)存基本存儲(chǔ)單元具有唯一的地址,，但是并不能進(jìn)行獨(dú)立的尋址——這將要求內(nèi)存芯片有數(shù)以百計(jì)的引腳同計(jì)算機(jī)通訊,，顯然這是不可能的。現(xiàn)在內(nèi)存架構(gòu)是處于同一列的基本存儲(chǔ)單元共用一條列地址線,，而處于同一行的基本存儲(chǔ)單元共用一條行地址線,，組成一個(gè)基本存儲(chǔ)單元構(gòu)成的矩陣架構(gòu)。而這些矩陣架構(gòu)構(gòu)成一個(gè)內(nèi)存bank,。 大多數(shù)的SDRAM芯片具有這樣的4個(gè)bank,一個(gè)SDRAM DIMM (Dual Inline Memory Module)可以包括8或者16片芯片,。SDRAM DIMM具有14條地址線和64bit數(shù)據(jù)線。如果一條DIMM使用8bit SDRAM芯片,，那么在DIMM上可以發(fā)現(xiàn)8片芯片,，如果DIMM使用了4bit SDRAM芯片，那么你可以在DIMM上找到16片這樣的芯片,。 現(xiàn)在就讓我們仔細(xì)的看看內(nèi)存bank,，上圖所示的就是內(nèi)存bank的示意圖，每個(gè)bank中包含一個(gè)內(nèi)存陣列,、傳感放大器,、行地址解碼器和列地址解碼器。為了理解內(nèi)存bank內(nèi)部工作情況，讓我們當(dāng)CPU需要的數(shù)據(jù)沒(méi)有調(diào)入處理器緩存,，處理器從內(nèi)存中調(diào)用數(shù)據(jù)的過(guò)程： 　 如果你想要計(jì)算CPU所等待的延遲時(shí)間,，只要用這個(gè)內(nèi)存子系統(tǒng)延遲時(shí)間乘以CPU倍頻。這樣一個(gè)500MHz（5x100MHz）處理器將要有5x9個(gè)時(shí)鐘周期,。也就是說(shuō),，當(dāng)CPU不能在二級(jí)緩存中找到需要的數(shù)據(jù)的話，至少要等待45個(gè)時(shí)鐘周期才能調(diào)用到正確的數(shù)據(jù),。 本文到這里可以讓你了解基本的DRAM工作情況了，下面讓我們看看影響RAM技術(shù)速度的主要因素,。 延遲時(shí)間 究竟是什么影響了DRAM的速度,？因?yàn)镾DRAM是一個(gè)多bank架構(gòu)，當(dāng)芯片組訪問(wèn)過(guò)某一bank的某一行之后,，這一行處于一個(gè)“開(kāi)”的狀態(tài),。如果下一次訪問(wèn)請(qǐng)求還是同一個(gè)行，芯片組不必等待傳感放大器充電,，這樣的情況就叫做頁(yè)命中,。這種情況下RAS到CAS延遲將成為0個(gè)時(shí)鐘周期，只要經(jīng)過(guò)CAS延遲時(shí)間之后數(shù)據(jù)就可以被送到輸出緩存中了,。換句話說(shuō),，在頁(yè)命中的情況下我們僅僅等待尋找正確的列的時(shí)間就可以了。 當(dāng)然還有其它的可能性,，就是所請(qǐng)求的行并不是已經(jīng)打開(kāi)的行,，這種情況叫做頁(yè)面失效（page miss）。在這種情況下,，RAS到CAS延遲將是2－3個(gè)時(shí)鐘周期,，這根據(jù)SDRAM內(nèi)存的質(zhì)量不同而不同。這種情況就是前面我們?cè)敿?xì)討論的情況,。 如果芯片組已經(jīng)打開(kāi)了某個(gè)bank中的某一行,，而請(qǐng)求的數(shù)據(jù)在同一bank中的另外的行中，情況就會(huì)變得更糟了,。這意味著傳感放大器必須在選擇新的行之前回寫(xiě)已經(jīng)打開(kāi)的舊的行,。這個(gè)過(guò)程叫做預(yù)充電時(shí)間（Precharge time，簡(jiǎn)稱(chēng)T_rp）,，這是所有情況中最糟糕的情況,。 內(nèi)存實(shí)際帶寬 為了便于大家理解延遲和帶寬之間的關(guān)系，我們以一個(gè)PC100 SDRAM-222內(nèi)存為例來(lái)論述這個(gè)問(wèn)題,，這里的第一個(gè)2表示CAS延遲時(shí)間等于2,，第二個(gè)數(shù)字表示RAS到CAS延遲時(shí)間，第三個(gè)數(shù)據(jù)表示預(yù)充電時(shí)間。 請(qǐng)看下表,，它所顯示的是在各種情況的下的延遲時(shí)間的,。其中第三列所示的DRAM延遲是得到第一個(gè)列地址所需要的時(shí)間。比如在頁(yè)面失效的情況下,，我們必須等到2個(gè)時(shí)鐘周期的預(yù)充電時(shí)間（Row to Cas Delay, RCD）,，然后繼續(xù)等待2個(gè)時(shí)鐘周期(也就是CAS延遲時(shí)間)這樣就是能找到需要找的列地址了。而在表格中把2個(gè)時(shí)鐘周期的預(yù)充電時(shí)間和CAS延遲時(shí)間合稱(chēng)為DRAM延遲時(shí)間,。 在第四列我們看到時(shí)間都比前面的延遲時(shí)間多了5個(gè)時(shí)鐘周期,，這5個(gè)時(shí)鐘周期中，前2兩個(gè)時(shí)鐘周期是地址數(shù)據(jù)從CPU經(jīng)過(guò)芯片組傳輸?shù)紻IMM模組的時(shí)間,，中間1個(gè)時(shí)鐘周期是數(shù)據(jù)傳輸?shù)捷敵鼍彺娴臅r(shí)間,，另外兩個(gè)時(shí)鐘周期是找到的數(shù)據(jù)經(jīng)過(guò)芯片組傳回到CPU的時(shí)間。 　 倒數(shù)第二列顯示的就是傳送全部的32個(gè)字節(jié)所需要的時(shí)間,，最后一列顯示的就是在這種情況下內(nèi)存所能夠達(dá)到的最大帶寬,。我們看到即使在最理想的情況下，也就是在頁(yè)面100％命中的情況下,，實(shí)際所能達(dá)到的帶寬也只有320MB/s（對(duì)于CAS＝2的PC100 SDRAM來(lái)說(shuō),，可以在10個(gè)時(shí)鐘周期中得到32個(gè)字節(jié)的數(shù)據(jù)，也就是說(shuō)需要100納秒的時(shí)間得到32字節(jié)的數(shù)據(jù),，這樣當(dāng)然就能估算中實(shí)際帶寬是320MB/s－－當(dāng)然這樣也是理想狀態(tài),，平時(shí)我們所需要的數(shù)據(jù)不可能都是每32個(gè)字節(jié)連續(xù)的）。 從上面計(jì)算出來(lái)的數(shù)據(jù)我們可以看出,，即使對(duì)于最好的PC100 SDRAMs (222)內(nèi)存,，在最理想的狀態(tài)下（頁(yè)面命中率100％的情況下），實(shí)際所能達(dá)到的帶寬也不過(guò)是理論帶寬（800 MB/s）的40％,。對(duì)于Pentium III緩存所使用的SRAM傳送32個(gè)字節(jié)所需要的時(shí)間延遲為3-1-1-1,，也就是6個(gè)時(shí)鐘周期（注意它的頻率可以達(dá)到300MB/s以上），這樣它的帶寬至少是1600MB/s,。那么對(duì)于我們現(xiàn)在所普遍使用的PC133的情況是怎么樣的呢,？請(qǐng)看下表所示的是PC133 CAS2、PC133 Cas3,、PC100 CAS2的情況： 這里我們看到得到前8個(gè)字節(jié)的數(shù)據(jù),，PC133 CAS3需要8個(gè)時(shí)鐘周期而PC100 CAS2卻僅僅需要7個(gè)時(shí)鐘周期，如果這樣就覺(jué)得PC100 CAS2的性能就比PC133 CAS3好了,，應(yīng)該說(shuō)是不全面的,。對(duì)于系統(tǒng)總線分別為100MHz和133MHz的系統(tǒng)，如果分別使用PC100 CAS2和PC133 CAS3,，雖然后者得到前8個(gè)字節(jié)所需的時(shí)間比前者多1個(gè)時(shí)鐘周期,，但是考慮到系統(tǒng)總線速度依然比較快,，所以計(jì)算起來(lái)依然是PC133系統(tǒng)快一些，但是對(duì)于都是PC100的系統(tǒng),，即使使用PC 133 CAS3的內(nèi)存條,，它的性能也不可能超過(guò)PC 100 CAS2的內(nèi)存條－－不過(guò)好在一般的PC133 CAS3內(nèi)存都能在PC100 CAS2上穩(wěn)定的運(yùn)行，所以如果你遇到這個(gè)情況應(yīng)該知道怎么解決了,。 異步和同步芯片組的相關(guān)問(wèn)題 對(duì)于這些問(wèn)題有了基本的概念之后,，我們一起討論BX時(shí)代的芯片組的相關(guān)問(wèn)題，現(xiàn)在很用用戶一定還在使用BX芯片組主板或者VIA Apollo Pro133A,、AMD750等芯片組,。我們知道VIA Apollo Pro133A可以支持133外頻，但是它的內(nèi)存子系統(tǒng)的性能相對(duì)于超頻到133MHz是略低的,。為什么會(huì)這樣,，這就涉及到一個(gè)芯片組采用的異步內(nèi)存或者同步的內(nèi)存的問(wèn)題。BX/AMD750芯片組是同F(xiàn)SB時(shí)鐘頻率一致的,，而VIA Apollo Pro133A芯片組的采用的是異步解決方案－－因?yàn)樗目梢灾С諴C66、PC100和PC133 SDRAM芯片組,，所以必須采用這種解決方案,。 現(xiàn)在讓我們比較以下三種系統(tǒng)的情況：超頻到133MHz的BX芯片組、使用異步內(nèi)存的VIA Apollo Pro133A芯片組和運(yùn)行在100MHz額定頻率下的芯片組－－每種芯片組都采用了相應(yīng)頻率的SDRAM內(nèi)存,。如果內(nèi)存運(yùn)行的頻率不同于系統(tǒng)的總線頻率,，那么至少一個(gè)時(shí)鐘周期用于同步。因?yàn)?33 MHz總線的時(shí)鐘周期是7.5納秒,，而100 MHz總線的時(shí)鐘周期是10納秒,，如下圖所示，在某一個(gè)時(shí)間兩種頻率的波同時(shí)達(dá)到上升沿,，當(dāng)7.5納秒的的某個(gè)時(shí)鐘周期結(jié)束的時(shí)候,，10納秒的時(shí)鐘周期才進(jìn)行到某一個(gè)地方。如果讓這兩個(gè)不同的頻率的波同時(shí)達(dá)到上升沿至少需要一個(gè)時(shí)鐘周期的延遲,。
下面讓我們看看各種情況下的延遲情況： 一個(gè)133 MHz異步內(nèi)存系統(tǒng)得到前8個(gè)字節(jié)的延遲時(shí)間高于同步內(nèi)存子系統(tǒng)大約15％,，這也就意味著它的帶寬比同步內(nèi)存子系統(tǒng)低大約10％。 上面我們僅僅假設(shè)異步內(nèi)存系統(tǒng)之間需要一個(gè)時(shí)鐘周期來(lái)進(jìn)行同步,，如果需要更多的時(shí)鐘周期來(lái)同步,，那么異步內(nèi)存系統(tǒng)的實(shí)際帶寬將會(huì)更低。 結(jié)論 從以上的內(nèi)容我們可以看到,，DRAM內(nèi)存為了保持其內(nèi)的內(nèi)容需要經(jīng)常的刷新,，這種特性限制了這種內(nèi)存不可能達(dá)到太高的工作頻率，在實(shí)際工作中得到需要的數(shù)據(jù)也是必須經(jīng)過(guò)一定的延遲時(shí)間才能夠得到的,。一般的SDRAM的帶寬在800－1066 MB/s之間,，但是實(shí)際的帶寬也不過(guò)是它的理論帶寬的40％左右（這是在100％命中的情況的下的結(jié)果）。 在今天文章所介紹的東西涉及到BX這個(gè)基本的芯片組，這些產(chǎn)品正在快速的退出市場(chǎng),，讓位給我們現(xiàn)在主流使用的東西,。但是對(duì)于我進(jìn)一步了解內(nèi)存的工作原理依然有相當(dāng)?shù)膸椭２贿^(guò)目前的Athlon,、Ahtlon XP系統(tǒng)配置的都是DDR SDRAM內(nèi)存,，而Pentium 4也從RDRAM逐漸的過(guò)渡到了DDR SDRAM，所以下一篇文章我們依然從這樣的角度來(lái)了解RDRAM和DDR SDRAM的工作原理和特點(diǎn),。