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什么是LVDS?

 Taylor 2007-05-11
什么是LVDS,?
2007-04-26 17:02
現(xiàn)在的液晶顯示屏普遍采用LVDS接口,,那么什么是LVDS呢?
LVDS
Low Voltage Differential Signaling)即低壓差分信號傳輸,,是一種滿足當(dāng)今高性能數(shù)據(jù)傳輸應(yīng)用的新型技術(shù),。由于其可使系統(tǒng)供電電壓低至 2V,因此它還能滿足未來應(yīng)用的需要,。此技術(shù)基于 ANSI/TIA/EIA-644 LVDS 接口標(biāo)準(zhǔn),。
LVDS
技術(shù)擁有 330mV 的低壓差分信號 (250mV MIN and 450mV MAX) 和快速過渡時間。 這可以讓產(chǎn)品達(dá)到自 100 Mbps 至超過 1 Gbps 的高數(shù)據(jù)速率,。此外,,這種低壓擺幅可以降低功耗消散,同時具備差分傳輸?shù)膬?yōu)點,。
LVDS
技術(shù)用于簡單的線路驅(qū)動器和接收器物理層器件以及比較復(fù)雜的接口通信芯片組,。通道鏈路芯片組多路復(fù)用和解多路復(fù)用慢速 TTL 信號線路以提供窄式高速低功耗 LVDS 接口。這些芯片組可以大幅節(jié)省系統(tǒng)的電纜和連接器成本,,并且可以減少連接器所占面積所需的物理空間,。
LVDS
解決方案為設(shè)計人員解決高速 I/O 接口問題提供了新選擇。 LVDS 為當(dāng)今和未來的高帶寬數(shù)據(jù)傳輸應(yīng)用提供毫瓦每千兆位的方案,。
更 先進(jìn)的總線 LVDS (BLVDS)是在LVDS 基礎(chǔ)上面發(fā)展起來的,,總線 LVDS (BLVDS) 是基于 LVDS 技術(shù)的總線接口電路的一個新系列,專門用于實現(xiàn)多點電纜或背板應(yīng)用,。它不同于標(biāo)準(zhǔn)的 LVDS,,提供增強(qiáng)的驅(qū)動電流,以處理多點應(yīng)用中所需的雙重傳輸,。
BLVDS
具備大約 250mV 的低壓差分信號以及快速的過渡時間,。這可以讓產(chǎn)品達(dá)到自 100 Mbps 至超過 1Gbps 的高數(shù)據(jù)傳輸速率。此外,,低電壓擺幅可以降低功耗和噪聲至最小化,。差分?jǐn)?shù)據(jù)傳輸配置提供有源總線的 +/-1V 共模范圍和熱插拔器件。
BLVDS
產(chǎn)品有兩種類型,,可以為所有總線配置提供最優(yōu)化的接口器件,。兩個系列分別是:線路驅(qū)動器和接收器 和串行器/解串器芯片組。
總 線 LVDS 可以解決高速總線設(shè)計中面臨的許多挑戰(zhàn),。 BLVDS 無需特殊的終端上拉軌,。 它無需有源終端器件,利用常見的供電軌(3.3V 5V),,采用簡單的終端配置,,使接口器件的功耗最小化,,產(chǎn)生很少的噪聲,支持業(yè)務(wù)卡熱插拔和以 100 Mbps 的速率驅(qū)動重載多點總線,。 總線 LVDS 產(chǎn)品為設(shè)計人員解決高速多點總線接口問題提供了一個新選擇,。

附件:
摘 要:介紹了LVDS(低電壓差分信號)技術(shù)的原理和應(yīng)用,并討論了在單板和系統(tǒng)設(shè)計中應(yīng)用LVDS時的布線技巧,。
    
關(guān)鍵詞: LVDS PCB設(shè)計
LVDS介紹
     LVDS
Low Voltage Differential Signaling)是一種低擺幅的差分信號技術(shù),,它使得信號能在差分PCB線對或平衡電纜上以幾百Mbps的速率傳輸,其低壓幅和低電流驅(qū)動輸出實現(xiàn)了低噪聲和低功耗,。
    
幾十年來,,5V供電的使用簡化了不同技術(shù)和廠商邏輯電路之間的接口。然而,,隨著集成電路的發(fā)展和對更高數(shù)據(jù)速率的要求,,低壓供電成為急需。降低供電電壓不僅減少了高密度集成電路的功率消耗,,而且減少了芯片內(nèi)部的散熱,,有助于提高集成度。
    
減少供電電壓和邏輯電壓擺幅的一個極好例子是低壓差分信號(LVDS),。LVDS物理接口使用1.2V偏置提供400mV擺幅的信號(使用差分信號的原因是噪聲以共模的方式在一對差分線上耦合出現(xiàn),,并在接收器中相減從而可消除噪聲)。LVDS驅(qū)動和接收器不依賴于特定的供電電壓,,因此它很容易遷移到低壓供電的系統(tǒng)中去,,而性能不變。作為比較,,ECLPECL技術(shù)依賴于供電電壓,,ECL要求負(fù)的供電電壓,PECL參考正的供電電壓總線上電壓值(Vcc)而定,。而GLVDS是一種發(fā)展中的標(biāo)準(zhǔn)尚未確定的新技術(shù),,使用500mV的供電電壓可提供250mV 的信號擺幅。不同低壓邏輯信號的差分電壓擺幅示于圖1,。
LVDS
在兩個標(biāo)準(zhǔn)中定義。IEEE P1596.3(1996年3月通過),,主要面向SCI(Scalable Coherent Interface),,定義了LVDS的電特性,還定義了SCI協(xié)議中包交換時的編碼,;ANSI/EIA/EIA-644(199511月通過),,主要定義了LVDS的電特性,并建議了655Mbps的最大速率和1.823Gbps的無失真媒質(zhì)上的理論極限速率,。在兩個標(biāo)準(zhǔn)中都指定了與物理媒質(zhì)無關(guān)的特性,,這意味著只要媒質(zhì)在指定的噪聲邊緣和歪斜容忍范圍內(nèi)發(fā)送信號到接收器,,接口都能正常工作。 LVDS具有許多優(yōu)點:終端適配容易,;功耗低,;具有fail-safe特性確保可靠性,;低成本,;高速傳送。這些特性使得LVDS在計算機(jī),、通信設(shè)備,、消費(fèi)電子等方面得到了廣泛應(yīng)用。
圖2給出了典型的LVDS接口,,這是一種單工方式,,必要時也可使用半雙工、多點配置方式,,但一般在噪聲較小,、距離較短的情況下才適用。每個點到點連接的差分對由一個驅(qū)動器,、互連器和接收器組成,。驅(qū)動器和接收器主要完成TTL信號和LVDS信號之間的轉(zhuǎn)換?;ミB器包含電纜,、PCB上差分導(dǎo)線對以及匹配電阻。 LVDS驅(qū)動器由一個驅(qū)動差分線對的電流源組成通常電流為3.5mA),,LVDS接收器具有很高的輸入阻抗,,因此驅(qū)動器輸出的電流大部分都流過 100Ω的匹配電阻,并在接收器的輸入端產(chǎn)生大約350mA 的電壓,。當(dāng)驅(qū)動器翻轉(zhuǎn)時,,它改變流經(jīng)電阻的電流方向,因此產(chǎn)生有效的邏輯″1″和邏輯″0″狀態(tài),。低擺幅驅(qū)動信號實現(xiàn)了高速操作并減小了功率消耗,,差分信號提供了適當(dāng)噪聲邊緣和功率消耗大幅減少的低壓擺幅。功率的大幅降低允許在單個集成電路上集成多個接口驅(qū)動器和接收器,。這提高了PCB板的效能,,減少了成本。
    
不管使用的LVDS傳輸媒質(zhì)是PCB線對還是電纜,,都必須采取措施防止信號在媒質(zhì)終端發(fā)生反射,,同時減少電磁干擾。LVDS要求使用一個與媒質(zhì)相匹配的終端電阻(100±20Ω),,該電阻終止了環(huán)流信號,,應(yīng)該將它盡可能靠近接收器輸入端放置,。LVDS驅(qū)動器能以超過155.5Mbps的速度驅(qū)動雙絞線對,距離超過10m,。對速度的實際限制是:送到驅(qū)動器的TTL數(shù)據(jù)的速度,;媒質(zhì)的帶寬性能。通常在驅(qū)動器側(cè)使用復(fù)用器,、在接收器側(cè)使用解復(fù)用器來實現(xiàn)多個 TTL信道和一個LVDS信道的復(fù)用轉(zhuǎn)換,,以提高信號速率,降低功耗,。并減少傳輸媒質(zhì)和接口數(shù),,降低設(shè)備復(fù)雜性。
LVDS
接收器可以承受至少±1V的驅(qū)動器與接收器之間的地的電壓變化,。由于LVDS驅(qū)動器典型的偏置電壓為+1.2V,,地的電壓變化、驅(qū)動器偏置電壓以及輕度耦合到的噪聲之和,,在接收器的輸入端相對于接收器的地是共模電壓,。這個共模范圍是:+0.2V+2.2V。建議接收器的輸入電壓范圍為:0V+ 2.4V,。
    
LVDS系統(tǒng)的設(shè)計
     LVDS
系統(tǒng)的設(shè)計要求設(shè)計者應(yīng)具備超高速單板設(shè)計的經(jīng)驗并了解差分信號的理論,。設(shè)計高速差分板并不很困難,下面將簡要介紹一下各注意點,。
     2.1 PCB

   (A
)至少使用4層PCB板(從頂層到底層):LVDS信號層,、地層、電源層,、TTL信號層,;
   
B)使TTL信號和LVDS信號相互隔離,否則TTL可能會耦合到LVDS線上,,最好將TTLLVDS信號放在由電源/地層隔離的不同層上,;
   
C)使LVDS驅(qū)動器和接收器盡可能地靠近連接器的LVDS端;
   
D)使用分布式的多個電容來旁路LVDS設(shè)備,,表面貼電容靠近電源/地層管腳放置,;
   
E)電源層和地層應(yīng)使用粗線,不要使用50Ω布線規(guī)則,;
F)保持PCB地線層返回路徑寬而短,;
   
G)應(yīng)該使用利用地層返回銅線(gu9ound return wire)的電纜連接兩個系統(tǒng)的地層;
   
H)使用多過孔(至少兩個)連接到電源層()和地層(),,表面貼電容可以直接焊接到過孔焊盤以減少線頭。
    2.2
板上導(dǎo)線
   
A)微波傳輸線(microstrip)和帶狀線(stripline)都有較好性能,;
   
B)微波傳輸線的優(yōu)點:一般有更高的差分阻抗,、不需要額外的過孔,;
   
C)帶狀線在信號間提供了更好的屏蔽。
    2.3
差分線
   
A)使用與傳輸媒質(zhì)的差分阻抗和終端電阻相匹配的受控阻抗線,,并且使差分線對離開集成芯片后立刻盡可能地相互靠近(距離小于10mm),,這樣能減少反射并能確保耦合到的噪聲為共模噪聲;
   
B)使差分線對的長度相互匹配以減少信號扭曲,,防止引起信號間的相位差而導(dǎo)致電磁輻射,;
   
C)不要僅僅依賴自動布線功能,而應(yīng)仔細(xì)修改以實現(xiàn)差分阻抗匹配并實現(xiàn)差分線的隔離,;
   
D)盡量減少過孔和其它會引起線路不連續(xù)性的因素,;
   
E)避免將導(dǎo)致阻值不連續(xù)性的90°走線,使用圓弧或45°折線來代替,;
   
F)在差分線對內(nèi),,兩條線之間的距離應(yīng)盡可能短,以保持接收器的共模抑制能力,。在印制板上,,兩條差分線之間的距離應(yīng)盡可能保持一致,以避免差分阻抗的不連續(xù)性,。
2.4
終端
   
A)使用終端電阻實現(xiàn)對差分傳輸線的最大匹配,,阻值一般在90130Ω之間,系統(tǒng)也需要此終端電阻來產(chǎn)生正常工作的差分電壓,;
   
B)最好使用精度1~2%的表面貼電阻跨接在差分線上,,必要時也可使用兩個阻值各為50Ω的電阻,并在中間通過一個電容接地,,以濾去共模噪聲,。
     2.5
未使用的管腳
    
所有未使用的LVDS接收器輸入管腳懸空,所有未使用的LVDSTTL輸出管腳懸空,,將未使用的TTL發(fā)送/驅(qū)動器輸入和控制/使能管腳接電源或地,。
     2.6
媒質(zhì)(電纜和連接器)選擇
   
A)使用受控阻抗媒質(zhì),差分阻抗約為100Ω,,不會引入較大的阻抗不連續(xù)性,;
   
B)僅就減少噪聲和提高信號質(zhì)量而言,平衡電纜(如雙絞線對)通常比非平衡電纜好,;
   
C)電纜長度小于0.5m時,,大部分電纜都能有效工作,距離在0.5m10m之間時,CAT 3(Categiory 3)雙絞線對電纜效果好,、便宜并且容易買到,,距離大于10m并且要求高速率時,建議使用CAT 5雙絞線對。
     2.7
在噪聲環(huán)境中提高可靠性設(shè)計
LVDS
接收器在內(nèi)部提供了可靠性線路,,用以保護(hù)在接收器輸入懸空,、接收器輸入短路以及接收器輸入匹配等情況下輸出可靠。但是,,當(dāng)驅(qū)動器三態(tài)或者接收器上的電纜沒有連接到驅(qū)動器上時,,它并沒有提供在噪聲環(huán)境中的可靠性保證。在此情況下,,電纜就變成了浮動的天線,,如果電纜感應(yīng)到的噪聲超過LVDS內(nèi)部可靠性線路的容限時,接收器就會開關(guān)或振蕩,。如果此種情況發(fā)生,,建議使用平衡或屏蔽電纜。另外,,也可以外加電阻來提高噪聲容限,,如圖3所示。圖中R1,、R3是可選的外接電阻,,用來提高噪聲容限,R2≈100Ω,。
    
當(dāng)然,,如果使用內(nèi)嵌在芯片中的LVDS收發(fā)器,由于一般都有控制收發(fā)器是否工作的機(jī)制,,因而這種懸置不會影響系統(tǒng),。
    
3 應(yīng)用實例
     LVDS
技術(shù)目前在高速系統(tǒng)中應(yīng)用的非常廣泛,本文給出一個簡單的例子來看一下具體的連線方式,。加拿大PMC公司的DSLAM(數(shù)字用戶線接入模塊)方案中,,利用LVDS技術(shù)實現(xiàn)點對點的單板互聯(lián),系統(tǒng)結(jié)構(gòu)可擴(kuò)展性非常好,,實現(xiàn)了線卡上的高集成度,,并且完全能夠滿足業(yè)務(wù)分散、控制集中帶來的大量業(yè)務(wù)數(shù)據(jù)和控制流通信的要求,。圖4描述了該系統(tǒng)線卡與線卡之間,、線卡與背板之間的連線情形,使用的都是單工方式,,所以需要兩對線來實現(xiàn)雙向通信,。圖中示出了三種不同連接方式,從上到下分別為:存在對應(yīng)連接芯片,;跨機(jī)架時實現(xiàn)終端匹配,;同層機(jī)框時實現(xiàn)終端匹配,。在接收端串接一個變壓器可以減小干擾并避免LVDS驅(qū)動器和接收器地電位差較大的影響。

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